verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

SystemVerilog中的Virtual Methods

SystemVerilog中多態(tài)能夠工作的前提是父類中的方法被聲明為virtual的。

2022-11-28 標(biāo)簽：Verilog System Virtual 843 0

優(yōu)化HBM2E運(yùn)行時(shí)性能

性能仍然是任何復(fù)雜片上系統(tǒng) （SoC）設(shè)計(jì)的關(guān)鍵因素。此外，復(fù)雜性每天都在增加，這給工程師跟蹤設(shè)計(jì)性能帶來了挑戰(zhàn...

2023-05-26 標(biāo)簽：處理器 SoC Verilog 830 0

聊聊SystemVerilog編碼層面提速的若干策略

隨著設(shè)計(jì)復(fù)雜度和規(guī)模增加，驗(yàn)證平臺復(fù)雜度跟著增加。驗(yàn)證平臺的仿真速度問題成為驗(yàn)證過程中一個(gè)重要問題。

2023-02-20 標(biāo)簽：Verilog 計(jì)數(shù)器編譯器 820 0

Verilog比較方便的特點(diǎn)

動態(tài)截取固定長度數(shù)據(jù)語法，即+:和-:的使用，這兩個(gè)叫什么符號呢？運(yùn)算符嗎？

2022-08-17 標(biāo)簽：數(shù)據(jù)Verilog 編譯 805 0

fpga通用語言是什么

FPGA（現(xiàn)場可編程門陣列）的通用語言主要是指用于描述FPGA內(nèi)部邏輯結(jié)構(gòu)和行為的硬件描述語言。目前，Verilog HDL和VHDL是兩種最為廣泛使用...

2024-03-15 標(biāo)簽：FPGA Verilog 編程語言 803 0

現(xiàn)在公司里做設(shè)計(jì)是用SV還是Verilog？

數(shù)字電路設(shè)計(jì)主要就是，選擇器、全加器、比較器，乘法器，幾個(gè)常用邏輯門，再加個(gè)D觸發(fā)器，電路基本都能實(shí)現(xiàn)了。

2023-11-15 標(biāo)簽：比較器 Verilog D觸發(fā)器 787 0

進(jìn)程(線程)精細(xì)化控制中方法的使用

在計(jì)算機(jī)中存在進(jìn)程和線程的概念，其中進(jìn)程是并發(fā)執(zhí)行的程序在執(zhí)行過程中分配和管理資源的基本單位，線程是進(jìn)程的一個(gè)執(zh...

2023-03-26 標(biāo)簽：計(jì)算機(jī)Verilog 程序 784 0

FPGA延時(shí)Verilog HDL實(shí)現(xiàn)

可以在任意時(shí)刻啟動，可以重復(fù)啟動，延時(shí)時(shí)長可調(diào)，單位可切換（ms/us），在50MHz時(shí)鐘下的延時(shí)范圍是1ms-85899ms/1...

2024-11-05 標(biāo)簽：FPGA 仿真 Verilog 769 0

FPGA設(shè)計(jì)原則總結(jié)

這里的面積指一個(gè)設(shè)計(jì)消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對于 FPGA 可以用消耗的 FF(觸發(fā)器)和 LUT(查找表)來衡量，更一般的衡量方式.....

2023-05-04 標(biāo)簽：fifo Verilog HDL 756 0

FPGA基礎(chǔ)設(shè)計(jì)之使用邏輯門和連續(xù)賦值對電路建模

使用邏輯門和連續(xù)賦值對電路建模，是相對詳細(xì)的描述硬件的方法。使用過程塊可以從更高層次的角度描述一個(gè)系統(tǒng)，稱作行為級建模（behavirol modeling）。

2023-02-08 標(biāo)簽：FPGA設(shè)計(jì)編碼器 Verilog 742 0

Verilog設(shè)計(jì)中的一些避免犯錯(cuò)的小技巧

這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表，這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢，為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確...

2017-02-11 標(biāo)簽：FPGA Verilog 733 0

FPGA學(xué)習(xí)入門從點(diǎn)燈開始

首先，F(xiàn)PGA開發(fā)工程師是一個(gè)相對高薪的工作，但是，很多同學(xué)在剛?cè)腴T時(shí)都會有一種無從下手的感覺，尤其是將FPGA作為第一個(gè)要掌握的開發(...

2023-12-28 標(biāo)簽：fpga Verilog 計(jì)數(shù)器 732 0

FPGA學(xué)習(xí)筆記

線網(wǎng)類型表示硬件電路元件之間實(shí)際存在的物理連線，有很多種：wire、tri、wor等等，當(dāng)然日常使用wire最多，其他的都沒遇到過。

2025-03-27 標(biāo)簽：FPGA 集成電路 Verilog 709 0

Verilog定位手段

在IC設(shè)計(jì)中，進(jìn)行需要對關(guān)鍵信號的特定狀態(tài)進(jìn)行計(jì)數(shù)，方便debug時(shí)進(jìn)行狀態(tài)判斷。如對流控、...

2022-11-01 標(biāo)簽：Verilog 定位 dma 705 0

SDRAM控制器設(shè)計(jì)之按鍵的處理

邊沿檢測經(jīng)常用于按鍵輸入檢測電路中，按鍵按下時(shí)輸入信號 key 變?yōu)榈碗娖剑存I抬起變?yōu)楦唠娖健．?dāng)輸入的信號為理想的高低電平時(shí)（不考慮毛刺...

2025-03-19 標(biāo)簽：寄存器 Verilog 邊沿檢測 654 0

寫Verilog，F(xiàn)PGA和ASIC如何選擇？

FPGA：Field（現(xiàn)場） Programmable（可編程） Gate（邏輯門） Array（陣列），F(xiàn)PGA是一種可以重構(gòu)電路的芯片，是一種硬件可...

2023-02-03 標(biāo)簽：fpga asic Verilog 617 0

關(guān)于對Verilog代碼的維護(hù)問題

在不容易被發(fā)現(xiàn)的計(jì)數(shù)器的部分，別給這個(gè)計(jì)數(shù)器清零，讓他自己上溢，然后再從0開始計(jì)數(shù)，這樣還可以在滿足功能的情況下通過很...

2022-07-29 標(biāo)簽：Verilog 計(jì)數(shù)器 615 0

FPGA開發(fā)與學(xué)習(xí)連載4

Verilog中，用always塊設(shè)計(jì)組合邏輯電路時(shí)，在賦值表達(dá)式右端參與賦值的所有信號都必須在always @(敏感電平列表)中列出,always中i...

2017-02-11 標(biāo)簽：FPGA Verilog 606 0

在testbench中如何使用阻塞賦值和非阻塞賦值

本文詳細(xì)闡述了在一個(gè)testbench中，應(yīng)該如何使用阻塞賦值與非阻塞賦值。首先說結(jié)論，建議在testbench中，對時(shí)鐘信號（包括分頻時(shí)鐘）...

2025-04-15 標(biāo)簽：仿真 Verilog 阻塞賦值 580 0

SystemVerilog中的Deep Copy概念

shallow copy只能復(fù)制類中的對象句柄，如果我們還想為這個(gè)對象句柄實(shí)例化，并復(fù)制其中的內(nèi)容呢？

2022-11-22 標(biāo)簽：Verilog System 函數(shù) 572 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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