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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。
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要想深入理解Verilog就必須正視Verilog語言同時具備硬件特性和軟件特性。在當下的教學過程中，教師和教材都過于強調Verilog語言的硬件特性和...
1. 前言 之前在公司負責制定代碼規范，費了九牛二虎之力，終于整理出來一份文檔。由于保密規定的緣故，無法與大家直接分享這份文檔，但是文檔中的大部分規范都...
Verilog是一種硬件描述語言，用于描述數字電路的行為和結構。與其他編程語言相比，Verilog具有與硬件緊密結合的特點，因此其接口機制也有一些與眾不...
Verilog 測試平臺設計方法 Verilog FPGA開發指南
Verilog測試平臺設計方法是Verilog FPGA開發中的重要環節，它用于驗證Verilog設計的正確性和性能。以下是一個詳細的Verilog測試...
Verilog邊碼邊學Lesson：圖像采集與顯示設計之PLL配置與例化
PLL(Phase Locked Loop)：為鎖相回路或鎖相環，用來統一整合時脈訊號，使內存能正確的存取資料。PLL用于振蕩器中的反饋技術。許多電子設...
消失了好久，沒有寫文章，也沒有做筆記，因為最近再趕一個比賽，時間很緊，昨天周六終于結束了，所以趁著周末這會兒有時間，寫點東西，記錄下來。首先我學習FPG...
開源的Bluespec SystemVerilog (BSV)語言表現如何？
Bluespec SystemVerilog (BSV) 是由Arvind 開發的 Bluespec 語言，這是一種高級功能 硬件 描述編程語言，本質上...
在SpinalHDL中使用之前已有的Verilog等代碼的時候需要將這些代碼包在一個BlackBox里面，但是如果這些代碼里面有時鐘和復位，我們需要怎么...
我們在工作中常常會針對數組施加各式的約束，下面列舉一下有趣的**Systemverilog數組約束**示例
2023-05-30 標簽：Verilog 1029 0
如果代碼中發現多次使用一個特殊的表達式 ，那么就用一個函數來代替。這樣在以后的版本升級時更便利 ，這種概念在做行為級的代碼設計時同樣使用 ，經常使用的一...
串口的全程為串行接口，也稱為串行通信接口，是采用串行通信方式的擴展接口。與串口對應的并行接口，例如高速AD和DA，
最近ChatGPT大火，成功破圈，到底是什么？怎么使用？ 簡單說，它是一個模型，一個語言模型！ **它是以對話方式與人進行交互的AI語言模型...
Verilog 提供了在特定時間點保存設計及其測試平臺狀態的選項。我們可以將模擬恢復到相同的狀態，然后從那里繼續。這可以通過從Verilog代碼添加適當...
第二代交換機有更豐富的feature，更貼近真正使用的功能，除rtl代碼，詳細設計文檔外，還會包括驗證環境、驗證代碼，最后項目完成后，會全部開源供大家學...
在本系列的第一部分中，介紹了SystemVerilog接口的基本概念，并描述了這些接口的參數化給測試平臺代碼帶來的問題。在第二部分中，描述了使用訪問器類...
綜合工具讀入源文件，通過綜合算法將設計轉化為網表，比如DC。能夠綜合的特性要求Verilog語言能夠描述信號的各種狀態（0,1,x,z）、信號和模塊的連...
現代硬件設計始于以自然語言提供的規范。然后，在綜合電路元件之前，硬件工程師將其翻譯成適當的硬件描述語言（HDL），例如Verilog。自動翻譯可以減少工...
class里面包含data和對data進行操作的subroutines(functions and tasks)。class的data稱為class p...
2023-05-24 標簽：Verilog 977 0
良好的編碼風格，有助于代碼的閱讀、調試和修改。雖然 Verilog 代碼可以在保證語法正確的前提下任意編寫，但是潦草的編碼風格往往是一錘子買賣。
Verilog中，用always塊設計組合邏輯電路時，在賦值表達式右端參與賦值的所有信號都必須在 always @(敏感電平列表)中列出,always中...
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