新應(yīng)用 ， 新技術(shù)

　　FLEX 10K 器件及其后續(xù)器件促進(jìn)了 PLD 行業(yè)的發(fā)展 （ 圖 3） 。新體系結(jié)構(gòu)使得新應(yīng)用成為可能，這要求采用新工具和技術(shù)，反過來進(jìn)一步增加了對新體系結(jié)構(gòu)的需求。

　　
圖3.FPGA發(fā)展圖

　　FLEX 器件多達(dá) 250K 等價邏輯門 ， SRAM 高達(dá) 40K ， 使用其 SRAM 模塊 ， 能夠?qū)崿F(xiàn)某些非常復(fù)雜的狀態(tài)機(jī)和算術(shù)功能 ， 已經(jīng)遠(yuǎn)遠(yuǎn)超出了傳統(tǒng)的接口和膠合邏輯應(yīng)用。用戶可以考慮整個子系統(tǒng)，例如以太網(wǎng)接口，其介質(zhì)訪問控制器、協(xié)議卸載引擎；或者完整的信號處理加速器，包括其 總線接口、本地存儲，以及硬件有限沖擊響應(yīng) （FIR） 濾波器等；所有這些都含在一片 FLEX 芯片中。雖然 Altera 最初的目的是彰顯 FLEX 器件與 FPGA 的不同，但 FPGA 卻成為大規(guī)模 PLD 的總稱， Altera 也就逐漸采用了這一術(shù)語。

　　當(dāng)用戶開始考慮子系統(tǒng)時 ， 他們發(fā)現(xiàn)了新需求。子系統(tǒng)一般需要多個時鐘，每一時鐘與自己的鎖相環(huán) （PLL） 同步。但是分立 PLL 價格昂貴，占用較大的電路板空間。因此，從 1996 年開始， Altera 推出了具有內(nèi)部可編程 PLL 的 FLEX 器件。其強(qiáng)大的功能節(jié)省了電路板空間，能夠提高芯片時鐘質(zhì)量。而更重要的是，它揭示了很重要的發(fā)展趨勢： FPGA 成為子系統(tǒng)，開始集成常用的非 PLD 硬件模塊，以改進(jìn)系統(tǒng)總體設(shè)計。

　　設(shè)計方法也在改變。在 1990 年后期 ， 具有 100K 邏輯門的 FLEX 器件超越了傳統(tǒng)的一張白紙式的設(shè)計方法。設(shè)計團(tuán)隊將其工作分成多個模塊，嘗試使用以前設(shè)計好的模塊，而不用開發(fā)新模塊。團(tuán)隊開始許可來自第三方知識產(chǎn)權(quán) （IP） 開發(fā)商的模塊。 Altera 開始開發(fā) IP 庫。應(yīng)用了設(shè)計工具，增加了新特性以幫助實現(xiàn) IP 重用，新特性包括，能夠通過簡單的用戶界面設(shè)置可重用 IP 模塊的參數(shù)，第三方供應(yīng)商能夠以加密形式提供 IP 模塊。

　　容量的增加也帶來了另一問題 ： 調(diào)試。對于小型 PLD ，最常用的調(diào)試方法一直是“冒煙測試”：插入芯片，打開電源。在 100K 邏輯門，第一次嘗試芯片就能夠工作，或者設(shè)計人員通過采用邏輯分析儀來觀察外部引腳，從而發(fā)現(xiàn)問題的概率幾乎為零。“冒煙測試”沒有用。設(shè)計人員開始在 ASIC 環(huán)境中仿真相關(guān)部分，在針對 FPGA 將其綜合到網(wǎng)表中之前，采用 RTL 仿真器測試他們的寄存器傳送級 （RTL） 代碼。

　　但是 ， 在仿真中可行的 RTL 在實際中可能還無法工作。設(shè)計人員需要一種方法來觀察芯片運(yùn)行時的內(nèi)部工作情況。采用 SRAM 可編程 FPGA ，可以將 ad-hoc 調(diào)試電路寫入到 RTL 中，重新綜合，重新測試。但是，這樣做的投入較大，非常耗時。因此，在 1999 年， Altera 推出了 SignalTap? 邏輯分析器：這一硬件特性支持用戶在系統(tǒng)運(yùn)行時監(jiān)視 FLEX 器件中的每一個寄存器。

　　進(jìn)入處理器 ， 巨大的變化

　　這些大規(guī)模 FPGA 最需要的一種 IP 模塊是某類微處理器內(nèi)核。對于 ASIC 設(shè)計，一般都能夠以硬核網(wǎng)表和 RTL 的形式提供 CPU 內(nèi)核 IP 。但是，對于 FPGA 而言， CPU 卻是一種挑戰(zhàn)。算術(shù)單元和多端口寄存器文件等對于 CPU 內(nèi)核非常關(guān)鍵的結(jié)構(gòu)無法適配到 FPGA 硬件中。很難在 CPU 內(nèi)核的關(guān)鍵通路上實現(xiàn)時序收斂。

　　因此 ， 在 2000 年 ， Altera 推出了 Nios? ， 這一微處理器內(nèi)核是由 FPGA 設(shè)計團(tuán)隊開發(fā)的 ， 在 FLEX 器件中實現(xiàn)。與基于單元的 ASIC 內(nèi)核不同，這一 16 位 RISC Nios 處理器非常小，而且很快 —— 在 FPGA 架構(gòu)中，對于 CPU 而言， 50 MHz 已經(jīng)非常快了，比較容易實現(xiàn)。內(nèi)核周圍很快出現(xiàn)了總線接口、外設(shè)和軟件等輔助支持系統(tǒng)。

　　然而 ， 在 2000 年中期 ， 停止了發(fā)展。互聯(lián)網(wǎng)泡沫 ， 不僅將股票價格推高到荒謬的地步 ， 而且虛構(gòu)出巨大的互聯(lián)網(wǎng)容量 ， 導(dǎo)致災(zāi)難性的崩潰 ， 隨著泡沫的破滅 ， 半導(dǎo)體的需求急劇下降。泡沫使得網(wǎng)絡(luò)設(shè)備供應(yīng)商成為 FPGA 的主要用戶，因此， FPGA 公司受到的傷害最大。隨著金融的緊縮， FPGA 供應(yīng)商更積極的追求網(wǎng)絡(luò)之外的應(yīng)用。

　　2001 年 ， 泡沫還沒有退去的時候 ， Altera 選擇在嵌入式系統(tǒng)大會上發(fā)布一款新器件 ，它注定成為泡沫退去后的“ 報春花 ”，這 要比一款長壽命產(chǎn)品更有意義。 Excalibur? 處理器統(tǒng)一了 APEX? 器件系列 FPGA 架構(gòu) —— 這是 FLEX 器件體系結(jié)構(gòu)的發(fā)展，具有運(yùn)行速度高達(dá) 200 MHz 基于單元的 ARM922 CPU 內(nèi)核。器件的推出表明 FPGA 嘗試轉(zhuǎn)向嵌入式應(yīng)用，在把關(guān)鍵 IP 模塊嵌入到 FPGA 硬件的實踐中邁出了一大步。

　　IP 中的發(fā)展趨勢

　　隨著 FPGA 的發(fā)展 ， IP 重用更切實可行 ， 出現(xiàn)了更多的新趨勢。毫無疑問，設(shè)計團(tuán)隊希望能夠有置入到設(shè)計中的處理器內(nèi)核。而且，他們希望內(nèi)核支持業(yè)界標(biāo)準(zhǔn)接口。而新需求也體現(xiàn)在這些方面。

　　例如 ， 從需要高帶寬的通信行業(yè)開始 ， 系統(tǒng)設(shè)計人員不再采用具有分立時鐘的并行接口 ， 而是采用高速自有時鐘串行 I/O 。電路板上芯片之間的信號類似來自硬盤讀放大器或者衛(wèi)星接收機(jī)的信號。這些芯片中的收發(fā)器電路具有相對復(fù)雜的混合信號模塊，速度通常高達(dá) Gigahertz 。請參考 圖 4。

　　這些收發(fā)器完成專門的設(shè)計任務(wù) —— 超出了大部分 FPGA 用戶的專業(yè)知識 ， 不適合在可編程邏輯中實現(xiàn)。對此 ， 在 2001 年 ， Altera 發(fā)布 Mercury? 器件系列 FPGA ， 它具有內(nèi)置為硬核 IP 的 1.25 Gbps 收發(fā)器。模塊包括 1.25 GHz 模擬驅(qū)動器和接收器，以及混合信號時鐘數(shù)據(jù)恢復(fù)電路，從接收波形中重建最初的數(shù)據(jù)。

　　在信號處理領(lǐng)域也出現(xiàn)了相似的過程， 包括無線通信和軍事應(yīng)用。對于這些設(shè)計中最關(guān)鍵的構(gòu)建模塊 —— 乘法累加器，采用可編程邏輯很難實現(xiàn)它們。從 Mercury 器件的專用 8x8 乘法器子模塊開始， Altera 于 2002 年推出 Stratix? 器件體系結(jié)構(gòu)，轉(zhuǎn)向了嵌入式全數(shù)字信號處理 （DSP） 構(gòu)建模塊。

　　
圖4.Mercury器件采用了時鐘恢復(fù)電路實現(xiàn)高速串行互聯(lián)

　　不斷發(fā)展的方法

　　FPGA 容量在不斷增長 ， 它們包含越來越多的硬核 IP 模塊 ， 例如 ， PLL 、調(diào)試控制器、串行收發(fā)器 ， 以及某些應(yīng)用中的 CPU 內(nèi)核等。用戶將以前設(shè)計好的 IP 模塊連接起來，逐步開發(fā)自己的設(shè)計。某些設(shè)計是專用加速器，通常用于數(shù)據(jù)包處理或者信號處理，實現(xiàn)一條功能強(qiáng)大的流水線。而現(xiàn)在還出現(xiàn)了另一體系結(jié)構(gòu)：圍 繞 CPU 內(nèi)核展開設(shè)計，從 CPU 伸出的系統(tǒng)總線成為主干，其他模塊都掛在這一總線上。

　　這一設(shè)計方法強(qiáng)調(diào)了 IP的選擇和驗證 ， 進(jìn)行正確的連接 ， 在 Verilog 中建立新的子系統(tǒng)。 Altera 再次積極響應(yīng)，創(chuàng)新實現(xiàn)了SOPC Builder 。這一工具具有交互式的導(dǎo)航用戶界面，用于在 FPGA 上開發(fā)基于 CPU 的系統(tǒng)。用戶標(biāo)明把哪些模塊裝配到哪里，由工具生成所需要的 RTL 。

　　不斷的發(fā)展變化促進(jìn)了革命。 PLD 從膠合邏輯和總線接口組件發(fā)展到包含了數(shù)據(jù)包處理、信號處理功能和基于 CPU 的子系統(tǒng)。具有足夠的邏輯容量、合適的 IP 以及相應(yīng)的工具， FPGA 已經(jīng)從子系統(tǒng)的角色成為系統(tǒng)的核心。