新體系結構，新參與者

　　大約在此時，1985年，發生的一個外部事件影響了Altera體系結構：最近成立的Xilinx發布了其第一款FPGA。FPGA與EPLD相比是根本不同的體系結構，這些不同觸發了Altera內部的多項創新。

　　FPGA并不是匯集宏單元，而是嘗試仿真邏輯門陣列的結構。第一款芯片是邏輯單元陣列——相對簡單的邏輯單元（LE）， 每個都含有一個三輸入查找表（LUT），用于產生邏輯功能，還有一個可配置觸發器，以及用于調整信號和選擇時鐘的復用器。邏輯單元并沒有采用固定連接，而 是通過交換結構連接至多層金屬堆疊，這具有不同的長度和方向：可編程互聯。正如在邏輯門陣列中，FPGA用戶能夠決定一小簇邏輯門（邏輯單元）的功能，這 些邏輯簇怎樣連接至芯片的其他簇，通過連接邏輯單元，逐步構建形成電路。

　　這些器件的三個方面引起了邏輯設計人員的注意。首先，與小規模EPLD中的宏單元數量相比，FPGA中有大量的邏輯單 元，因此，FPGA表面上看起來的容量通常都不太正確。其觸發器的確比等價EPLD的多，但是對于組合邏輯，密度是不可比的。第二個吸引人的方面是，與后 來非常流行的邏輯門陣列非常相似，這給研究并采用新技術的設計人員帶來了很大的想象空間。第三，對于習慣于把設計考慮成原理圖而不是布爾等式的設計人員而 言，FPGA看起來更直觀。很清楚的知道邏輯門和觸發器網絡應怎樣映射到FPGA中。

　　后一點成為發展趨勢。越來越明顯的是很難調整基于布爾表達式的形式設計，這與設計實現它的PAL相似。布爾代數能夠準確簡明的表達設計人員使用幾百個邏輯門的目的。但是對于一千個邏輯門，印刷錯誤以及難以理解表達式的含義實際上意味著，很難實現這么多邏輯門。

　　1985年，Altera基于PC的設計套裝提供了四種不同的設計輸入方法：布爾表達式、狀態機映射、網表和原理圖。軟 件采用任何一種形式來進行設計，簡化為布爾表達式，簡明的進行表達，將表達式映射到目標器件電路中，提供仿真器，因此，設計人員能夠看到芯片是怎樣工作 的。工具還使得用戶能夠選擇通過配置芯片的單獨的EPROM單元來直接控制，認識到這一事實，有經驗的設計人員進行優化工作，效果要比一些軟件好得多。

　　Altera的回答

　　Altera對FPGA的響應是提高其下一代器件的邏輯容量。而Altera設計人員完成這一工作時并沒有復制FPGA體系結構，或者嘗試簡單的擴大EPLD。相反，他們將劃分PAL這一概念擴展為一類新體系結構：復雜PLD （CPLD）。

　　在后來采用的工藝密度（大約1 μm）中，CPLD解決了兩類問題，這在FPGA中很快體現出來。這些問題之一是扇入

　　FPGA邏輯單元中的LUT只有三路輸入。因此，FPGA需要級聯多級LE才能實現大扇入功能，例如地址解碼器（ 圖4）。多級通常導致很大的延時，低效的占用了大量的互聯和邏輯單元。

　　
圖4.某些功能，例如這一8比特地址解碼器，可以采用PAL寬扇入兩個邏輯級來實現，但是，如果采用較窄的FPGA邏輯單元輸入，則需要多個邏輯級。

　　第二個問題是時序預測性。在PAL中，任何邏輯表達式的延時相同，不論它有多復雜，或者放置在哪里，只要能夠適配到一個 宏單元中即可。如果一個表達式需要PAL或者CPLD中的多個宏單元，單元之間的橋接只會在時序上增加額外的固定延時。因此，您實際上可以很快計算出邏輯 功能的通路延時。

　　這種簡潔并沒有體現在FPGA中。在早期的器件中，資源非常寶貴，互聯的延時非常大。因此，時序的差別會很大，具體取決 于工具怎樣將您的設計映射到邏輯單元和互聯中。器件逐漸填滿后，工具必須付出很大的努力才能找到開放布線通路和自由的邏輯單元，問題越來越嚴重。在利用率 達到90%的FPGA中，如果您看一下說明，制造商并不推薦這種情況，看起來對邏輯不大的改變就會導致布局和時序出現很大的變化，很難連接。

　　Altera的第一款CPLD是1988年的MAX5000器件，不用放棄PAL的確定性時序，便可以實現更高的邏輯密度。通過針對工藝特性來優化邏輯粒度，體系結構達到了其目標。

　　一項對比說明了這一點。在傳統的PAL中，每一乘積項要訪問芯片中的每一變量。那么，劃分粒度就是整個器件。在第一個 FPGA中，每個LUT都要訪問其本身的或者其他單元的三路信號。Altera設計人員認真思考了PAL的大粒度太大無法進行擴展，而早期FPGA的精細 粒度導致了時序不可預測這一問題。對于1988年的工藝技術，最好的答案應位于兩者之間。

　　MAX 5000體系結構（ 圖5） 找到了最佳點。每一MAX芯片含有一個或者多個邏輯陣列模塊（LAB）。每個LAB，實際上是沒有I/O端的較大的（16個或者32個宏單元） PAL。LAB的宏單元每個都有四個乘積項。而每個LAB都含有一些非專用的乘積項，可以連接至宏單元，以延長其連接距離。每個LAB都連接至片內可編程 互聯陣列（PIA），在LAB之間連接信號，具有固定的額外延時。所有LAB共享一個可編程I/O布線矩陣，將邏輯連接至焊盤環。

　　
圖5.MAX體系結構通過將乘積和模塊分組到LAB中，提供幾種分層互聯級，同時提高了邏輯密度和可預測性。

　　MAX CPLD是成功的折中方案。時序雖然不像小規模PAL那樣簡單，但仍然是確定性的，限制在非常窄的窗口中。把設計映射到器件中并不簡單，但是由設計軟件自動完成，可以選擇手動編輯。

　　1980年底直至1990年初一直都要求提高邏輯密度。隨著邏輯門數量的增加，應用開發人員開始考慮CPLD，它具有優 異的扇入和確定性，是解碼器和狀態機等需要大量邏輯的最佳選擇。對于需要大量寄存器的功能，設計人員之所以選擇FPGA是因為它在觸發器數量上有很大的優 勢。

　　人越來越難以理解器件，但設計工具越來越智能，因此，對手動編輯的需求降低了。在1980年底，出現了一種全新的設計風 格，它基于Verilog硬件描述語言（HDL）的自動邏輯綜合。除了名稱，HDL與Verilog一樣，根本就沒有描述硬件。而是，采用名為寄存器傳送 邏輯的新形式來描述硬件功能。

　　使用Verilog （及其ADA衍生競爭對手，VHDL）無意得到的結果是，綜合產生了有很多寄存器的同步設計。這些設計直觀上更適合在有大量寄存器的FPGA體系結構中實現，而不是在組合邏輯CPLD中實現。

　　直覺并不意味著現實，由于FPGA結構的限制，早期嘗試面向FPGA進行邏輯綜合失敗了。但是，設計人員仍然開始思考采 用Verilog等文本語言進行邏輯設計，開始考慮FPGA不僅僅是接口單元，而是實現其設計完整功能模塊的方法。Altera成立二十年的時候，半導體 工藝邏輯密度不斷增長，同樣非常關鍵的是越來越豐富的工藝互聯，這些都帶來了新機遇。這恰恰是Altera開始另一次革命的時候。