FIR 濾波器廣泛應(yīng)用于數(shù)字信號(hào)處理中，主要功能就是將不感興趣的信號(hào)濾除，留下有用信號(hào)。FIR濾波器是全零點(diǎn)結(jié)構(gòu)，系統(tǒng)永遠(yuǎn)穩(wěn)定；并且具有線性相位的特征，在有效頻率范圍內(nèi)所有信號(hào)相位上不失真。在無線通信收發(fā)機(jī)中的DDC/DUC模塊，抽取和內(nèi)插都需要加入濾波器以防止信號(hào)在頻譜上混疊，最典型的是采用 FIR濾波器實(shí)現(xiàn)半帶濾波器。

　　FIR濾波處理如下式所示，其中x（n）為輸入信號(hào)，h（n）為FIR濾波系數(shù)，y（n）為經(jīng)過濾波后的信號(hào)；N表示FIR濾波器的抽頭數(shù)，濾波器階數(shù)為N-1。

　　由上式可得到FIR濾波器在FPGA中的實(shí)現(xiàn)結(jié)構(gòu)，如圖1所示，主要由延遲單元Z-1、乘法器和累加器組成。此結(jié)構(gòu)為直接型FIR濾波器結(jié)構(gòu)，也稱橫向結(jié)構(gòu)（transverse）。

　　圖1

　　設(shè)計(jì)FIR濾波器的方法有多種，其中Matlab軟件提供了很多關(guān)于濾波器設(shè)計(jì)的工具箱，F(xiàn)DATool就是一個(gè)很好的工具，如圖2所示就是FDATool的界面，可以在Matlab的Command窗口中直接輸入FDATool命令來調(diào)用。

　　圖2

　　濾波器的設(shè)計(jì)首先需要設(shè)置的參數(shù)：

　　（1） Response Type：選擇FIR濾波器的類型：低通、高通、帶通和帶阻等。如圖3所示為Lowpass中的下拉選項(xiàng)，在DDC/DUC模塊設(shè)計(jì)中，抽取和內(nèi)插需要使用Halfband Lowpass類型，而channel filter需要使用Raised-cosine類型。

　　圖3

　　（2） Design Method：FIR濾波器設(shè)計(jì)方法有多種，如圖4所示，最常用的是窗函數(shù)設(shè)計(jì)法（Window）、等波紋設(shè)計(jì)法（Equiripple）和最小二乘法 （Least-Squares）等。其中窗函數(shù)設(shè)計(jì)法在學(xué)校課堂中是重點(diǎn)講解的，提到FIR濾波器肯定會(huì)想到hamming、kaiser窗，但是實(shí)際應(yīng)用中卻很少使用，因?yàn)槿绻捎么昂瘮?shù)設(shè)計(jì)法，達(dá)到所期望的頻率響應(yīng)，與其它方法相比往往階數(shù)會(huì)更多；而且窗函數(shù)設(shè)計(jì)法一般只參照通頻帶wp、抑制頻帶ws 和理想增益來設(shè)計(jì)濾波器，但是實(shí)際應(yīng)用中通頻帶和抑制帶的波紋也是需要考慮的，那在這種情況下，采用等波紋設(shè)計(jì)法就非常適用了。

　　圖4

　　（3） Filter Order：設(shè)置濾波器的階數(shù)，這個(gè)選項(xiàng)直接影響濾波器的性能，階數(shù)越高，性能越好，但是相應(yīng)在FPGA實(shí)現(xiàn)耗用的資源需要增多。在這個(gè)設(shè)置中提供2個(gè)選項(xiàng)：Specify order和Minimum order，Specify order是工程師自己確定濾波器的階數(shù)，Minimum order是讓工具自動(dòng)確定達(dá)到期望的頻率相應(yīng)所需要的最小階數(shù)，因此具體選擇哪個(gè)選項(xiàng)得視實(shí)際情況而定了。

　　圖5

　　（4） Frequency Specification：設(shè)置頻率響應(yīng)的參數(shù)，包括采樣頻率Fs、通帶頻率Fpass和阻帶頻率Fstop。

　　圖6

　　參數(shù)設(shè)置完成后，F(xiàn)DATool就會(huì)分析并且生成濾波系數(shù)，如圖7所示，可以得到濾波器的頻率相應(yīng)曲線，并且可以通過File-》Export導(dǎo)出濾波系數(shù)，如圖8所示。

　　圖7

　　圖8

　　為了快速驗(yàn)證FIR濾波器的FPGA實(shí)現(xiàn)，使用Xilinx的System Generator工具，如圖9所示為FIR濾波器的驗(yàn)證模型，其中通過Gateway In和Gateway out模塊分隔matlab simulink模塊和Xilinx FPGA模塊，matlab simulink模塊用于產(chǎn)生測(cè)試源，接收并顯示濾波后波形。還有System Generator Token用于生成Xilinx FPGA模塊的HDL代碼。

　　圖9

　　其中FIR Compiler 5.0模塊的參數(shù)設(shè)置如圖10所示，濾波系數(shù)直接調(diào)用FDATool生成的濾波系數(shù)equ_coe，輸出為全精度數(shù)據(jù)。

　　圖10

　　得到輸出結(jié)果如圖11所示，上邊圖為輸入原波形，由兩個(gè)頻率分量的正弦波疊加而成，頻率分別為2MHz和100MHz，經(jīng)過FIR濾波之后，100MHz頻率分量被濾除。

　　圖11

　　FIR濾波器根據(jù)輸入數(shù)據(jù)速率的不同可分為串行結(jié)構(gòu)、半并行結(jié)構(gòu)和全并行結(jié)構(gòu)。串行結(jié)構(gòu)的FIR濾波器是將并行數(shù)據(jù)串行輸入，所需的DSP資源較少，但是數(shù)據(jù)吞吐率較低；而全并行結(jié)構(gòu)的FIR濾波器數(shù)據(jù)是并行輸入，濾波系數(shù)的個(gè)數(shù)就決定了所需DSP資源的個(gè)數(shù)，資源耗用較多，但是吞吐率可以做到很大。在大多數(shù)應(yīng)用中，如無線數(shù)字中頻處理，所需數(shù)據(jù)吞吐率一般都較高，因此采用的是全并行結(jié)構(gòu)的FIR濾波器。

　　全并行FIR濾波器根據(jù)實(shí)現(xiàn)結(jié)構(gòu)不同可分為：直接型（Transverse）、轉(zhuǎn)置型（Transpose）和脈動(dòng)型（Systolic），這一節(jié)主要講解直接型FIR濾波器設(shè)計(jì)。

　　（一）直接型

　　直接型FIR濾波器在上一節(jié)中也有介紹，如圖1所示，數(shù)據(jù)x（n）移入并寄存，如果有11個(gè)抽頭，因此直接型FIR濾波器需要11個(gè)乘加模塊。

　　圖1

　　FPGA實(shí)現(xiàn)時(shí)，直接采用上圖中結(jié)構(gòu)，不對(duì)中間數(shù)據(jù)寄存，則關(guān)鍵路徑是x（n）h（0）+x（n-1）h（1）…x（n-N+1）h（N-1），以階數(shù)10的FIR濾波器為例，如下為抽頭系數(shù)：

　　coe_0 = -1241

　　coe_1 = -650

　　coe_2 = 1300

　　coe_3 = 4739

　　coe_4 = 8126

　　coe_5 = 9544

　　coe_6 = 8126

　　coe_7 = 4739

　　coe_8 = 1300

　　coe_9 = -650

　　coe_10 = -1241

　　數(shù)據(jù)輸入時(shí)打了一拍，輸出時(shí)打了一拍。綜合后結(jié)果如下：

　　Number of Slice Registers： 2

　　Number of Slice LUTs： 19

　　Number of DSP48E1s： 11

　　關(guān)鍵路徑中數(shù)據(jù)路徑延時(shí)報(bào)告如圖2所示，數(shù)據(jù)路徑延時(shí)包括乘法器延時(shí)Tdspcko PCOUT AREG MULT （3.001ns）+ 10個(gè)級(jí)聯(lián)加法器延時(shí)Tdspdo PCIN PCOUT（1.219），數(shù)據(jù)路徑延時(shí)總共15.017ns，因此fmax最大不過66.273MHz。可以發(fā)現(xiàn)綜合器自動(dòng)將乘法器和加法器在 DSP48E1中實(shí)現(xiàn)。

　　圖2

　　加法樹實(shí)現(xiàn)：

　　直接型FIR濾波器的一般實(shí)現(xiàn)方法關(guān)鍵路徑中有較多級(jí)的加法器，所有加法器延時(shí)累加后導(dǎo)致關(guān)鍵路徑延時(shí)較大，對(duì)整個(gè)FIR濾波器的性能造成了很大影響。為了解決加法器延時(shí)累加的問題，可采用加法樹結(jié)構(gòu)，如圖3所示為采用了加法數(shù)的直接型FIR濾波器結(jié)構(gòu)，這種層次化的樹型結(jié)構(gòu)，使加法器邏輯由級(jí)聯(lián)結(jié)構(gòu)轉(zhuǎn)化成并行結(jié)構(gòu)，這樣整個(gè)路徑的延時(shí)減小。

　　圖3

　　流水線實(shí)現(xiàn)：

　　雖然直接型FIR濾波器采用加法樹結(jié)構(gòu)后優(yōu)化了關(guān)鍵路徑，但是時(shí)序還是不夠理想，因?yàn)殛P(guān)鍵路徑上至少有一個(gè)乘法器和一個(gè)加法器的延時(shí)，如果想竟可能的優(yōu)化時(shí)序，可以分隔乘法器和加法器邏輯，中間加一級(jí)寄存器，即采用流水線實(shí)現(xiàn)。

　　那如何有效地分割邏輯呢？可以在圖3中加法樹結(jié)構(gòu)的基礎(chǔ)上分割，在原先的關(guān)鍵路徑上，乘法器延時(shí)3.001ns，加法器延時(shí)1.219ns，因此可以將邏輯分割成如下**：

　　第1級(jí)：乘法器

　　第2級(jí)：2級(jí)加法器

　　第3級(jí)：3個(gè)數(shù)累加即2級(jí)加法器

　　如圖4所示為流水線實(shí)現(xiàn)的FIR濾波器，邏輯分割后的關(guān)鍵路徑是乘法器那一級(jí)，理論分析得到的延時(shí)只有3.001ns，如果時(shí)鐘約束到250MHz可滿足時(shí)序要求。

　　圖4

　　實(shí)際得到綜合結(jié)果如下：

　　Number of Slice Registers： 105

　　Number of Slice LUTs： 124

　　Number of DSP48E1s： 11

　　Minimum period： 3.037ns{1} （Maximum frequency： 329.272MHz）

　　fmax能達(dá)到329.272MHz，延時(shí)基本與預(yù)期的差不多，F(xiàn)IR濾波器能達(dá)到這樣的性能基本能滿足大多數(shù)應(yīng)用了。

　　線性相位FIR濾波器：

　　FIR濾波器有一特征：線性相位，直接表現(xiàn)在抽頭系數(shù)上，抽頭系數(shù)為偶對(duì)稱或者奇對(duì)稱，在這節(jié)實(shí)例中，系數(shù)是偶對(duì)稱的，即 h（0）=h（10），h（1）=h（9），h（2）=h（8），h（3）=h（7），h（4）=h（6），直接型FIR結(jié)構(gòu)優(yōu)化后如圖5所示，輸入數(shù)據(jù)在與系數(shù)相乘之前，因系數(shù)對(duì)稱，可以先將相同系數(shù)對(duì)應(yīng)的數(shù)據(jù)進(jìn)行預(yù)加操作，然后再與系數(shù)相乘，如此做法的好處是是乘法器資源減少了近一半，此例中DSP資源由原先需要11個(gè)到現(xiàn)在只需6個(gè)。而且，在Xilinx FPGA中的DSP48E1資源專門為線性相位FIR濾波器應(yīng)用提供了預(yù)加pre-adder結(jié)構(gòu)，即預(yù)加和乘法都可以在1個(gè)DSP48E1中完成，這樣大大縮短了數(shù)據(jù)路徑的延時(shí)，有利于時(shí)序收斂。

　　圖5

　　實(shí)際得到綜合結(jié)果如下：

　　Number of Slice Registers： 184

　　Number of Slice LUTs： 173

　　Number of DSP48E1s： 6

　　Minimum period： 2.854ns{1} （Maximum frequency： 350.385MHz）

　　fmax能達(dá)到350.385MHz，由于采用了加法樹結(jié)構(gòu)，避免了加法器級(jí)聯(lián)延時(shí)，并且分了3級(jí)流水線實(shí)現(xiàn)。關(guān)鍵路徑數(shù)據(jù)延時(shí)報(bào)告如圖6所示，路徑是從 DSP48E1輸出端到dout_d，但是光從代碼中看DSP48E1端到dout_d中間應(yīng)該還有一級(jí)加法器的寄存，原來這個(gè)加法器采用了 DSP48E1中的累加器實(shí)現(xiàn)了。

　　圖6

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