圖10 代碼文件生成后界面

　　前面介紹的是編寫代碼，如果已經(jīng)用其它工具編寫好了代碼，或者有現(xiàn)成的代碼，則不需要再重新編寫了，下面介紹如何將已有的 verilog 文件導(dǎo)入到 project中。

　　在圖 7 中不要選擇 New Source，而選擇 Add Source。在彈出的窗口中找到已有代碼文件(可同時加多個文件)，并點擊“打開”即可。注意：Add Source 是將當前選擇的代碼加入到當前 project 中,而 Add Copy of Source 是將代碼文件復(fù)制到當前 project 所在目錄中，并將復(fù)制后的文件加到 project 中。建議使用后者。添加后結(jié)果如圖 11 所示。(在本文例子中，加入的是 Digital Power 提供的液晶程序 lcd.v。)可以看到在Module View 窗口中將顯示出 verilog 代碼中所有Module，并顯示出其層次結(jié)構(gòu)以及其所在的文件。

　　
圖11 Add Source 結(jié)果圖

　　3.調(diào)用 Modsim 進行仿真

　　由于 modsim 的性能非常優(yōu)秀，以及它的普及程度廣，在本文中，介紹如何調(diào)用 modsim。首先，在 edit 菜單中選擇 Preferences 選項，彈出如圖 12 所示對話框。在 Partner Tools 中的 Model Tech Simulator 輸入框中填入您所安裝的 Modsim 應(yīng)用程序文件的路徑。若您所裝的 Modsim 版本為專門為 Xilinx 編寫的 Modsim Xilinx

　　edition版本，可以省略該步驟。經(jīng)過設(shè)置以后，回到如圖 13 所示界面。

　　
圖12 Preferences 對話框

　　
圖13 調(diào)用 Modsim