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芯天成版圖集成工具EsseDBScope，是基于國微芯EDA統(tǒng)一數(shù)據(jù)底座研發(fā)的標(biāo)志性工具，本次推出的更新版本，新增了IP merge、LVL、Signal tracing、PG Find short等功能。...
統(tǒng)計(jì)涉及的集成電路設(shè)計(jì)企業(yè)數(shù)量為3451家，比上年的3243家，多了208家。設(shè)計(jì)企業(yè)數(shù)量的增速進(jìn)一步下降。這些增加的企業(yè)中應(yīng)該有相當(dāng)部分屬于已有企業(yè)異地發(fā)展的結(jié)果，實(shí)際增加的新的設(shè)計(jì)公司的數(shù)量不多。...
隨著全球集成電路行業(yè)整體的景氣度的提升，IC設(shè)計(jì)市場也保持著快速發(fā)展的趨勢(shì)。隨著先進(jìn)工藝節(jié)點(diǎn)不斷演進(jìn)，晶體管尺寸在不斷逼近物理極限；而以ChatGPT為代表的語言大模型對(duì)芯片算力的要求不斷上漲，也在刺激著AI芯片用Chiplet等更先進(jìn)的封裝來突破摩爾定律，實(shí)現(xiàn)更優(yōu)PPA。...
EDA工具需要具備多版圖網(wǎng)絡(luò)優(yōu)化的能力，即能夠在一個(gè)空間內(nèi)，同時(shí)優(yōu)化多個(gè)版圖之間的網(wǎng)絡(luò)連接，多個(gè)版圖以虛擬堆疊的形式位于空間的不同Storey。...
針對(duì)現(xiàn)有的硅基晶體管而言，大致受兩個(gè)因素的制約，一個(gè)是晶體管內(nèi)最小的結(jié)構(gòu)寬度，另一個(gè)是晶體管自身所占的面積（體積）。...
芯片開發(fā)成本的估算非常復(fù)雜，因?yàn)檫@些數(shù)字受到多種因素影響。早在2018年，IBS發(fā)布的數(shù)據(jù)將5納米芯片的成本定為5.422億美元，這樣的估算可能不再準(zhǔn)確，因?yàn)樾酒O(shè)計(jì)和制造的方式已經(jīng)發(fā)生了巨大變化。...
由于導(dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感,耦合電容在芯片內(nèi)部會(huì)產(chǎn)生信號(hào)噪聲，串?dāng)_和反射。這些效應(yīng)會(huì)產(chǎn)生信號(hào)完整性問題，導(dǎo)致信號(hào)電壓波動(dòng)和變化，如果嚴(yán)重就會(huì)導(dǎo)致信號(hào)失真錯(cuò)誤。...
在這五年中，通過與數(shù)以百計(jì)的芯片公司客戶以及廠商的探討交流、實(shí)踐與協(xié)作，摩爾精英IT/CAD業(yè)務(wù)不斷升級(jí)迭代，突破了之前一個(gè)封閉的芯片公司內(nèi)部IT管理視角的局限性，而是能從行業(yè)發(fā)展的視角來看待IT/CAD這個(gè)支持性職能的發(fā)展路徑。...
AMD 在代號(hào) Milan-X 的 EPYC 7003X 系列處理器上應(yīng)用了第一代 3D V-Cache 技術(shù)。這些處理器采用 Zen 3 架構(gòu)核心，每片 Cache（L3 Cache Die，簡稱 L3D）為 64MB 容量，面積約 41mm2，采用 7nm 工藝制造...
時(shí)序分析和驗(yàn)證時(shí)出現(xiàn)的錯(cuò)誤可能需要反復(fù)重做前面幾步才能解決，是一個(gè)多次迭代優(yōu)化的過程。 下面我來仔細(xì)介紹一下這六個(gè)步驟。...
當(dāng)CK為0時(shí)，ECK 恒定為0， q值為E：如果E為1，則q為1，如果E為0，則q為0。 當(dāng)CK為1時(shí)，ECK 恒定為q(n)，即對(duì)應(yīng)的上一次CK為0時(shí)，鎖存的E值。 因此最終的效果就是，只要E配置成了0，那么ECK會(huì)在CK的下降沿跳變成0，隨后只要E保持為0，那么ECK一直為0。...
晶圓廠每年都會(huì)有固定的幾次MPW機(jī)會(huì)，叫Shuttle （班車），到點(diǎn)即發(fā)車，是不是非常形象不同公司拼Wafer，得有個(gè)規(guī)則，MPW按SEAT來鎖定面積，一個(gè)SEAT一般是3mm*4mm的一塊區(qū)域，一般晶圓廠為了保障不同芯片公司均能參與MPW，對(duì)每家公司預(yù)定的SEAT數(shù)目會(huì)限制（其實(shí)SEAT多成本就...
華為麒麟9905G的芯片面積約113平方毫米，片12英寸硅片上大約可生產(chǎn)600顆芯片。每顆芯片上大約集成了103億只晶體管。...
Scan stitching 是把上一步中得到的Scan DFF的Q和SI連接在一起形成scan chain。在芯片的頂層有全局的SE信號(hào)，以及scan chain的輸入輸出信號(hào)：SI 和 SO。通過scan chain的連續(xù)動(dòng)作，就可以把問題從對(duì)復(fù)雜時(shí)序電路的測試轉(zhuǎn)化成測試組合電路。...
這是一個(gè)能夠成功上板實(shí)現(xiàn)的灰度轉(zhuǎn)二值的 Verilog 程序設(shè)計(jì)，詳細(xì)的數(shù)據(jù)延時(shí)與信號(hào)延時(shí)如下所示...
在軟件硬件交互的過程中，通常需要軟件（host）對(duì)特定地址的寄存器進(jìn)行寫操作，告之硬件進(jìn)行特定的處理流程。...
EDA有著“芯片之母”稱號(hào)，一個(gè)完整的集成電路設(shè)計(jì)和制造流程主要包括工藝平臺(tái)開發(fā)、集成電路設(shè)計(jì)和集成電路制造三個(gè)階段，三個(gè)設(shè)計(jì)與制造的主要階段均需要對(duì)應(yīng)的EDA工具作為支撐。...
漸進(jìn)式改進(jìn)與性能的巨大飛躍相結(jié)合，雖然這些改進(jìn)將計(jì)算和分析能力提升到全新水平，但也需要全新的權(quán)衡考慮。這些變革的核心在于高度定制的芯片架構(gòu)，芯片是在最先進(jìn)的工藝節(jié)點(diǎn)開發(fā)的。...
在芯片設(shè)計(jì)中，常常有這樣的應(yīng)用場景。硬件給軟件傳遞消息，軟件通過polling的方式獲取。在我們的案例中，我們約定，硬件每次都上送128bit的數(shù)據(jù)。...
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