大氣壓化學氣相沉積（APCVD）在BC電池中的應(yīng)用：從激光摻雜到高溫擴散

BC電池是一種先進的太陽能電池結(jié)構(gòu)，通過在電池背面交替排列p型和n型摻雜區(qū)域，消除了正面的光學遮擋損失。本文提出了一種簡化的、無需掩膜的摻雜工藝，通過調(diào)...

2025-03-05 標簽：測量TLM電池 487 0

UVM手把手教程系列（二）Phase機制簡單介紹

UVM中的phase，按照其是否消耗仿真時間（$time打印出的時間）的特性，可以分成兩大類

2024-02-29 標簽：UVMTLMDUT 1852 0

SoC電子系統(tǒng)級設(shè)計OSCI TLM抽象模型

當前，OSCI TLM1.0抽象模型在工業(yè)界的SoC電子系統(tǒng)級設(shè)計中已得到廣泛應(yīng)用，如早期的軟硬件集成、系統(tǒng)性能分析、結(jié)構(gòu)設(...

2023-11-02 標簽：socESL模型 1073 0

TLM抽象模型介紹

（1）OCP-IP TLM抽象模型 OCP-IP（Open Core Protocol International Partnership）是推動IP核...

2023-11-02 標簽：通信ESL模型 1064 0

軟硬件協(xié)同仿真原理及主要組成部分概述

軟硬件聯(lián)合仿真在確保高效云解決方案的質(zhì)量、降低風險、節(jié)省時間和成本方面發(fā)揮著關(guān)鍵作用。

2023-10-16 標簽：芯片設(shè)計RTLTLM 1211 0

UVM設(shè)計模式之觀察者模式解讀

Observer Pattern：對象之間定義一個一對多的依賴關(guān)系，當一個對象改變的時候，所有依賴對象都會自動收到通知。

2023-08-24 標簽：UVMTLM解耦控制 1295 0

數(shù)字IC驗證之基本的TLM通信

提高驗證生產(chǎn)力的關(guān)鍵之一就是在合適的**抽象層次**思考問題和完成驗證工作，為此UVM提供了 **事務(wù)級別（transaction level）** 的...

2023-06-25 標簽：IC設(shè)計UVMTLM 823 0

UVM中基于SOCKET通信的TLM2.0介紹

TLM2.0在2009年成為OSCI標準，主要用于構(gòu)造總線系統(tǒng)的SystemC模型。

2023-06-25 標簽：UVMTLMTCPIP協(xié)議 3113 0

uvm中的Scoreboards介紹

在驗證過程中讓DUT進入特定場景只是驗證的重要部分之一，驗證環(huán)境還應(yīng)該檢查來自DUT的輸出響應(yīng)。

2023-06-20 標簽：RTLUVMTLM 2107 0

介紹從一組可重用的驗證組件中構(gòu)建測試平臺所需的步驟

本文介紹了從一組可重用的驗證組件中構(gòu)建測試平臺所需的步驟。UVM促進了重用，加速了測試平臺構(gòu)建的過程。

2023-06-13 標簽：UVMTLM 636 0

UVM driver和sequencer的通信

sequencer生成激勵數(shù)據(jù)，并將其傳遞給driver執(zhí)行。UVM類庫提供了uvm_sequencer基類，其參數(shù)為request和response數(shù)...

2023-06-07 標簽：UVMTLMsequence 2144 0

談?wù)刅erilog/System Verilog和C的幾種交互模式

PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。

2023-06-01 標簽：編碼器VerilogTLM 2060 0

創(chuàng)建agent的步驟

agent（如下圖）實例化并使用TLM連接driver、monitor和sequencer。

2023-06-01 標簽：UVMTLMDUT 1137 0

創(chuàng)建UVM Driver

Driver的作用是從sequencer中獲得數(shù)據(jù)項，按照接口協(xié)議將數(shù)據(jù)項驅(qū)動到總線上。UVM類庫提供了uvm_driver基類，所有的Drive...

2023-05-30 標簽：driverUVMTLM 941 0

創(chuàng)建UVM Driver的步驟

Driver的作用是從sequencer中獲得數(shù)據(jù)項，按照接口協(xié)議將數(shù)據(jù)項驅(qū)動到總線上。

2023-05-30 標簽：UVMTLMDUT 1254 0

層次化的UVM TLM連接

TLM接口的使用將驗證環(huán)境中的每個組件與其他組件隔離。驗證環(huán)境實例化一個組件，并完成其ports/exports的連接，不需要進一步了解驗證組件具體的實現(xiàn)。

2023-05-29 標簽：接口封裝UVM 858 0

UVM Transaction-Level驗證組件

如下圖所示，UVM中的TLM接口為組件之間Transaction的發(fā)送和接收提供了一套統(tǒng)一的通信方法。

2023-05-29 標簽：發(fā)生器UVMTLM 853 0

深度剖析UVM中的Analysis port

Analysis port? 每個組件通過其TLM接口與系統(tǒng)中的其他組件進行通信，用于給DUT發(fā)送激勵或者對DUT的行為進行響應(yīng)。 然而，在任何絕大多數(shù)...

2023-05-28 標簽：UVMTLMAnalysis 3417 0