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RTL在電子科學中指的是寄存器轉換級電路（Register Transfer Level）的縮寫，也叫暫存器轉移層次。
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clock gating和power gating是降低芯片功耗的常用手段，相比power gating設計，clock gating的設計和實現更為簡...
有沒有辦法像debug RTL代碼一樣將UVM中變量拉到波形上看呢？
我們常用的debug UVM的方法是通過打印log實現。有沒有辦法像 debug RTL代碼一樣將 UVM 中變量拉到波形上看呢？答案是有的，下面讓我們...
STA是由SDC驅動的，所以SDC的完整性、正確性和一致性直接決定著綜合、布局布線以及STA的有效性。
如今典型的SOC 芯片都功能復雜、接口豐富，在眾多復雜功能中不可能所有功能都同時工作，為了能耗，大多數SOC 芯片都會切分成多個電壓域
綜合就是將HDL語言轉化成與，非，或門等等基本邏輯單元組成的門級連接。因此，可綜合語句就是能夠通過EDA工具自動轉化成硬件邏輯的語句。
分if-else,case 的各種情況分開討論,主要目的是將分支支路中 晚到的信號放到離輸出最近的一級中
在SDR接口中，ODDR轉發時鐘（仍在時鐘樹內），輸出端要直連到輸出port，不可加邏輯
為valid有效信號，檢測到時輸出高，否則為低，考慮序列疊加情況，比如“1101101”，則有兩個“1101”，
芯片外部引腳很多都使用inout類型的，為的是節省管腿。一般信號線用做總線等雙向數據傳輸的時候就要用到INOUT類型了。就是一個端口同時做輸入和輸出。
2023-06-25 標簽：VHDL語言RTLMODELSIM仿真 7356 0
構建FPGA的第一階段稱為綜合。此過程將功能性RTL設計轉換為門級宏的陣列。這具有創建實現RTL設計的平面分層電路圖的效果。
在SDR接口中，ODDR轉發時鐘（仍在時鐘樹內），輸出端要直連到輸出port，不可加邏輯，連接方式：輸出時鐘連接ODDR的C引腳，D1固定值1&apos...
隨著技術的發展，數字電路的集成度越來越高，設計也越來越復雜。很少有系統會只工作在同一個時鐘頻率。一個系統中往往會存在多個時鐘，這些時鐘之間有可能是同步的...
通常，我們會將spec和設計實現進行比較。Spec相對來說比較抽象些，可以是些SVA的assertion，RTL model或者一些HVL，比如syst...
Xilinx被AMD收購的事情把我震出來了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠，不知道該從何講起，就說說FPGA的在線調試的一些簡單...
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