AMD Versal AI Edge自適應(yīng)計算加速平臺PL LED實驗（3）

對于Versal來說PL（FPGA）開發(fā)是至關(guān)重要的，這也是Versal比其他ARM的有優(yōu)勢的地方，可以定制化很多ARM端的外設(shè)

2024-03-13 標(biāo)簽：led燈寄存器差分信號 1250 0

FPGA芯片XCKU5P的優(yōu)勢

XC7K325T在FPGA圈可謂是家喻戶曉，很多FPGA工程師都用過，因為性價比非常高，又因為使用的人多，出貨量大，又導(dǎo)致了成本的下降，如此的良性循環(huán)，...

2024-01-09 標(biāo)簽：電源晶體管FPGA芯片 2138 0

XKUC5P和XC7K325T的對比

XC7K325T在FPGA圈可謂是家喻戶曉，很多FPGA工程師都用過，因為性價比非常高，又因為使用的人多，出貨量大，又導(dǎo)致了成本的下降，如此的良性循環(huán)，...

2024-01-04 標(biāo)簽：dsp晶體管信號完整性 2473 0

讀取Xilinx FPGA芯片設(shè)備標(biāo)識符的方法-DNA

每一片芯片內(nèi)部存有一個設(shè)備標(biāo)識符，xilinx把它叫做DNA，這個DNA是不可更改的，永久存在芯片里面的。

2024-01-03 標(biāo)簽：寄存器XilinxFPGA芯片 5589 0

如何實現(xiàn)一套FPGA工程無縫兼容兩款管腳不同的板卡？

試想這樣一種場景，有兩款不同的FPGA板卡，它們的功能代碼90%都是一樣的，但是兩個板卡的管腳分配完全不同，

2023-11-08 標(biāo)簽：寄存器仿真器FPGA芯片 1310 0

怎樣設(shè)計一個基于可編程邏輯器件的信號檢測裝置？

設(shè)計一個交流信號的檢測裝置，對輸入進(jìn)行前期處理，經(jīng)過 A/D 采樣后數(shù)模轉(zhuǎn)換，將測量結(jié)果顯示出來，并具有一定的測量輔助及擴(k...

2023-11-08 標(biāo)簽：運(yùn)放電路比較器LM324 896 0

Xilinx FPGA芯片內(nèi)部時鐘和復(fù)位信號使用方法

如果FPGA沒有外部時鐘源輸入，可以通過調(diào)用STARTUP原語，來使用FPGA芯片內(nèi)部的時鐘和復(fù)位信號，Spartan-6系列內(nèi)部時鐘源是50MHz...

2023-10-27 標(biāo)簽：FPGA芯片時鐘源復(fù)位信號 2809 0

軟硬件協(xié)同仿真原理及主要組成部分概述

軟硬件聯(lián)合仿真在確保高效云解決方案的質(zhì)量、降低風(fēng)險、節(jié)省時間和成本方面發(fā)揮著關(guān)鍵作用。

2023-10-16 標(biāo)簽：芯片設(shè)計RTLTLM 1250 0

FPGA設(shè)計之Verilog中clk為什么要用posedge而不用negedge？

Verilog是一種硬件描述語言，用于描述數(shù)字電路的行為和特性。在Verilog中，時鐘信號（clk）和線路是非常重要的，它用于同步電路中的各個模塊，確...

2023-10-10 標(biāo)簽：同步電路FPGA芯片時鐘信號 5446 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計（3）選擇器

在數(shù)字信號的傳輸過程中，有時需要從一組輸入數(shù)據(jù)中選出某一個來，比如輸入有 “A、B、C、D” 四個數(shù)據(jù)，那么我們想要哪個字母輸出，就可...

2023-10-09 標(biāo)簽：邏輯電路RTL數(shù)據(jù)選擇器 4721 0

數(shù)據(jù)選擇器的數(shù)字邏輯電路設(shè)計

在數(shù)字 IC 設(shè)計中，有時候需要從一組輸入數(shù)據(jù)中挑出某一個數(shù)據(jù)出來，比如，輸入有 “A、B、C、D” 四個數(shù)據(jù)

2023-10-09 標(biāo)簽：IC設(shè)計數(shù)字電路LUT 1965 0