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      標簽　>　dut

      dut

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      dut技術

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      三階交調失真原理及測試方法

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      DUT 和 testbench 連接教程

      我們知道，不論是哪一級的驗證，最終都是通過 pin 連接到 DUT 上向其施加激勵，**對于 UVM 驗證平臺中，使用虛接口來實現 DUT 和驗證平臺的通信

      2023-03-21 標簽：UVMPINDUT 1723 0

      IC驗證中的打包思想簡析

      System Verilog（SV）語言的Class本身就帶有“打包”的基因。眾所周知，SV語言的很多特性是派生自C++語言的。

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      S參數（Scattering Parameters，散射參數）是一個表征器件在射頻信號激勵下的電氣行為的工具，它以輸入信號、輸出信號為元素的矩陣來表現D...

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