數字電路設計中的一款強大工具—Verilog編程語言介紹

Verilog是一種硬件描述語言，用于描述數字電路的結構和行為。與傳統的編程語言不同，Verilog更加注重電路的行為和時序特性。

2023-08-01 標簽：寄存器Verilog編程 5976 0

FPGA時序分析-建立時間和保持時間裕量都是inf怎么解決呢？

今天有個小伙伴遇到一個問題，就是在vivado里面綜合后看到的建立時間和保持時間裕量都是inf，我們來看看怎么解決這個問題。

2023-07-30 標簽：fpgaFPGA設計寄存器 1681 0

淺析Formality形式驗證里的案件

在當前的形式驗證的領域，主要有兩個工具，一個就是Cadence的conformal，另外一個就是Synopsys的formality（以下簡稱FM）。

2023-07-21 標簽：GUICLKCTS 3283 0

靜態時序分析是什么 靜態時序分析可以檢查什么

傳統的電路設計分析方法是僅僅采用動態仿真的方法來驗證設計的正確性。隨著集成電路的發展，這一驗證方法就成為了大規模復雜的設計驗證時的瓶頸。

2023-07-20 標簽：觸發器靜態時序分析時鐘信號 3942 0

寄存器的時序要求有哪些？

對于下面這個傳輸門來說，只有當CLK為高電平，即傳輸門打開時，輸入端I的電平才會被傳輸到輸出端O，這是一個正常的傳輸過程。

2023-07-13 標簽：寄存器變換器VDD 2035 0

寄存器是什么 掌握使用寄存器做設計需要注意的事項

既然RTL是以寄存器行為為基礎，那么就必須先了解寄存器是什么，并且掌握使用寄存器做設計需要注意的事項。

2023-07-13 標簽：寄存器RTLD觸發器 1922 0

時序分析基本概念介紹<generate clock>

今天我們要介紹的時序分析概念是generate clock。中文名為生成時鐘。generate clock定義在sdc中，是一個重要的時鐘概念。

2023-07-06 標簽：時序分析CLKCTS 2830 0

通過解剖一個邊沿觸發器簡要說明setup和hold產生原因

在后仿真過程中經常會遇到關于setup和hold violation的問題，但是關于setup和hold time的產生原因和由來很多人還比較朦朧，為此...

2023-07-04 標簽：鎖存器觸發器CLK 2189 0

總結一下在時序分析中的基本概念及基本術語

下圖是一個經典時序分析模型，無論寄存器A與寄存器B是否在同一個芯片中，下列概念均適用。

2023-07-03 標簽：FPGA設計寄存器時序分析 1241 0

怎樣通過設置clock group來確認各個時鐘之間的關系？

今天我們要介紹的時序分析基本概念是 **clock group，簡稱時鐘組。** 定義完時鐘后，我們也需要通過設置clock group來確認各個時鐘之...

2023-07-03 標簽：時鐘時序分析Mux 2052 0

觸發器的Tsu,Th,Tco大揭秘

指在觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鐘上升沿被穩定的打入觸發器，Tsu就是指這個最小的穩定時間。...

2023-06-28 標簽：緩沖器移位寄存器觸發器 4269 0

Verilog實現邊沿檢測的原理

邊沿檢測大致分為：上升沿檢測，下降沿檢測和，雙沿檢測。原理都是通過比輸入信號快很多的時鐘去采集信號，當出現兩個連續的采集值不等的時候就是邊沿產生處。

2023-06-28 標簽：仿真器狀態機CLK 3738 0

所有的單比特信號跨時鐘域都可以用敲兩級DFF的辦法處理嗎？

用敲兩級DFF的辦法（兩級DFF同步器）可以實現單比特信號跨時鐘域處理。但你或許會有疑問，是所有的單比特信號跨時鐘域都可以這么處理嗎？

2023-06-28 標簽：信號處理器同步器CLK 1361 0

觸發器實現邊沿出發是如何實現的？

簡單的說觸發器實現邊沿出發是通過兩級鎖存器實現的，比如上升沿觸發其實是，前一級是低電平鎖存，后一級是高電平鎖存。

2023-06-28 標簽：反相器鎖存器觸發器 2616 0

講講Latch的功能？Timing Path如何分析？

當 E = 1 時，latch直傳（transparent），D端信號的變化會即時反應在Q端；

2023-06-27 標簽：寄存器鎖存器STA 8249 0

在Vivado中如何寫入FPGA設計主時鐘約束？

在FPGA設計中，時序約束的設置對于電路性能和可靠性都至關重要。

2023-06-26 標簽：收發器FPGA設計時序約束 2726 0

如何最大程度地降低地彈噪聲對單板信號完整性影響？

本文結合某單板（下文中統一稱M單板）FPGA調試過程中發現地彈噪聲造成某重要時鐘信號劣化從而導致單板業務丟包的故障，來談下如何最大程度地降低地彈噪聲對單...

2023-06-26 標簽：示波器信號完整性SSRAM 1157 0

控制信號從慢時鐘域到快時鐘域快遞時會存在什么問題呢？

控制交互信號用于作為控制指示信號，比如當某個電路模塊有數據輸入端口data，但是電路不可能每個時鐘周期都對端口輸入的數據做處理，那一般上一級電路會同時給...

2023-06-21 標簽：RAM狀態機FIFO存儲 1113 0

從鎖存器角度看亞穩態發生的原因及方案簡單分析

發生亞穩態的原因是信號在傳輸的過程中不能滿足觸發器的建立時間和保持時間。

2023-06-20 標簽：鎖存器觸發器FIFO存儲 1611 0

時序分析的設計約束SDC怎么寫呢？

使用SDC命令create_clock創建時鐘，時鐘周期20，占空比50%的時鐘信號

2023-06-18 標簽：分頻器SDC時鐘信號 5171 0