Verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

verilog模塊的調(diào)用、任務(wù)和函數(shù)

在做模塊劃分時(shí)，通常會(huì)出現(xiàn)這種情形，某個(gè)大的模塊中包含了一個(gè)或多個(gè)功能子模塊，verilog是通過(guò)模塊調(diào)用或稱為模塊實(s...

2025-05-03 標(biāo)簽：模塊 Verilog 函數(shù) 372 0

SVA斷言的用法教程

SVA是System Verilog Assertion的縮寫，即用SV語(yǔ)言來(lái)描述斷言。斷言是對(duì)設(shè)計(jì)的屬性的描述，用以檢查設(shè)計(jì)是否按照預...

2025-05-15 標(biāo)簽：模塊 Verilog System 106 0

Verilog仿真事件中的延時(shí)分析

在實(shí)際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導(dǎo)延遲 (Transport delay)。

2025-04-18 標(biāo)簽：仿真 Verilog 時(shí)序 207 0

在testbench中如何使用阻塞賦值和非阻塞賦值

本文詳細(xì)闡述了在一個(gè)testbench中，應(yīng)該如何使用阻塞賦值與非阻塞賦值。首先說(shuō)結(jié)論，建議在testbench中，對(duì)時(shí)鐘信號(h...

2025-04-15 標(biāo)簽：仿真 Verilog 阻塞賦值 491 0

Verilog編寫規(guī)范

用最右邊的字符下劃線代表低電平有效,高電平有效的信號(hào)不得以下劃線表示,短暫的有效信號(hào)建議采用高電平有效。

2025-04-11 標(biāo)簽：模塊 Verilog 波形 181 0

FPGA Verilog HDL語(yǔ)法之編譯預(yù)處理

Verilog HDL語(yǔ)言和C語(yǔ)言一樣也提供了編譯預(yù)處理的功能。“編譯預(yù)處理”是Verilog HDL編譯系統(tǒng)的一個(gè)組成部分。Verilog HDL...

2025-03-27 標(biāo)簽：FPGA Verilog C語(yǔ)言 377 0

FPGA學(xué)習(xí)筆記

線網(wǎng)類型表示硬件電路元件之間實(shí)際存在的物理連線，有很多種：wire、tri、wor等等，當(dāng)然日常使用wire最多，其他的都沒遇到過(guò)。

2025-03-27 標(biāo)簽：FPGA 集成電路 Verilog 584 0

基于Verilog語(yǔ)言實(shí)現(xiàn)CRC校驗(yàn)

CRC即循環(huán)冗余校驗(yàn)碼：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長(zhǎng)度可以任意...

2025-03-24 標(biāo)簽：crc Verilog 校驗(yàn)碼 1021 0

SDRAM控制器設(shè)計(jì)之按鍵的處理

邊沿檢測(cè)經(jīng)常用于按鍵輸入檢測(cè)電路中，按鍵按下時(shí)輸入信號(hào) key 變?yōu)榈碗娖剑存I抬起變?yōu)楦唠娖健．?dāng)輸入的信號(hào)為理...

2025-03-19 標(biāo)簽：寄存器 Verilog 邊沿檢測(cè) 561 0

一文詳解Verilog HDL

Verilog HDL（Hardware Description Language）是一種硬件描述語(yǔ)言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(...

2025-03-17 標(biāo)簽：FPGA 寄存器 Verilog 1466 0

verilog帖子

NVMe協(xié)議簡(jiǎn)介2

標(biāo)簽：FPGA Verilog nvme 27 0

NVME控制器之指令控制模塊設(shè)計(jì)

標(biāo)簽：FPGA Verilog nvme 686 0

請(qǐng)問(wèn)如何用Verilog實(shí)現(xiàn)將ascaii碼數(shù)值字符串轉(zhuǎn)換成定點(diǎn)數(shù)？

標(biāo)簽：FPGA Verilog 12513 1

用verilog編寫了ads8515的驅(qū)動(dòng)程序，用jtag抓取了AD采集的信號(hào)，BUSY為第電平時(shí)數(shù)據(jù)一直為7FFF，為什么？

標(biāo)簽：Verilog 驅(qū)動(dòng)程序 ADS8515 381 2

調(diào)ADS8364/65芯片，AD始終不輸出eoc信號(hào)，為什么？

標(biāo)簽：AD Verilog ADS8364 171 2

verilog計(jì)數(shù)器代碼為什么要使用這句話if (count===8\'bxxxxxxxx)count=8\'b0000_0000;

標(biāo)簽：FPGA Verilog 5417 1

能否在純fpga上通過(guò)verilog實(shí)現(xiàn)SPI控制器去配置adc12dj3200？

標(biāo)簽：FPGA 控制器 Verilog 267 1

求大佬指導(dǎo)，本人寫代碼遇到這個(gè)問(wèn)題，自己無(wú)法解決，求助。

標(biāo)簽：Verilog verilog代碼 EP4CE10F17C8N 7112 2

【「數(shù)字IC設(shè)計(jì)入門」閱讀體驗(yàn)】+開箱圖片

標(biāo)簽：Verilog 數(shù)字IC 462 0

【「數(shù)字IC設(shè)計(jì)入門」閱讀體驗(yàn)】+目錄和前2章

標(biāo)簽：Verilog 數(shù)字IC 690 0

verilog資料下載

XILINX FPGA Verilog編程大全2015立即下載

類別：FPGA/ASIC 2024-11-26 標(biāo)簽：FPGA Xilinx Verilog 256 0

Verilog硬件描述語(yǔ)言參考手冊(cè)立即下載

類別：電子資料 2024-11-04 標(biāo)簽：Verilog 193 0

system verilog語(yǔ)言簡(jiǎn)介立即下載

類別：電子資料 2024-11-01 標(biāo)簽：Verilog System 158 0

verilog設(shè)計(jì)之基于basys3實(shí)現(xiàn)的簡(jiǎn)易分秒數(shù)字鐘立即下載

類別：FPGA/ASIC 2024-09-03 標(biāo)簽：Verilog 數(shù)字鐘 basys3 210 0

Verilog的版本有哪些立即下載

類別：IC中文資料 2024-05-31 標(biāo)簽：Verilog 427 0

Verilog HDL數(shù)字集成電路設(shè)計(jì)方法概述立即下載

類別：IC中文資料 2024-02-03 標(biāo)簽：集成電路 Verilog 330 0

verilog的135個(gè)經(jīng)典實(shí)例立即下載

類別：C語(yǔ)言|源代碼 2024-02-02 標(biāo)簽：Verilog 510 0

基于verilog的萬(wàn)年歷立即下載

類別：電子資料 2023-11-06 標(biāo)簽：Verilog 計(jì)數(shù) 468 0

基于FPGA的光纖通信系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)立即下載

類別：電子資料 2023-10-24 標(biāo)簽：fpga 光纖通信系統(tǒng) 414 0

Verilog 模塊基本結(jié)構(gòu)立即下載

類別：代碼 2023-10-23 標(biāo)簽：模塊 Verilog 308 0

verilog資訊

Verilog中signed和$signed()的用法

1、在verilog中有時(shí)會(huì)用signed修飾符來(lái)修飾定義的數(shù)據(jù)，運(yùn)算的時(shí)候也會(huì)用$signed（）任務(wù)來(lái...

2025-02-17 標(biāo)簽：Verilog 443 0

verilog的邏輯運(yùn)算符

寫在前面之前曾經(jīng)整理過(guò)verilog的各類運(yùn)算符的表達(dá)方式，但是在學(xué)習(xí)的過(guò)程中并未深入研究關(guān)于邏輯運(yùn)算符的相...

2023-09-21 標(biāo)簽：Verilog 數(shù)字電路運(yùn)算符 3077 0

一本Verilog HDL代碼對(duì)應(yīng)電路的書，助你快速編寫可綜合模型

J.Bhasker 是IEEE PAR 1364.1 Verilog Synthesis Interoperability Working Group(...

2023-05-26 標(biāo)簽：Verilog 模型 1668 0

Verilog中的If語(yǔ)句和case語(yǔ)句介紹

我們?cè)谏弦黄恼轮幸呀?jīng)看到了如何使用程序塊（例如 always 塊來(lái)編寫按順序執(zhí)行的 verilog 代碼。我們還可以在程序塊中使用許多語(yǔ)句來(lái...

2023-05-11 標(biāo)簽：Verilog 程序 Case 5450 0

ASIC和FPGA的RTL編碼樣式

SystemVerilog既是一種硬件設(shè)計(jì)語(yǔ)言，也是一種硬件驗(yàn)證語(yǔ)言。IEEE SystemVerilog官方標(biāo)準(zhǔn)沒有區(qū)分這...

2023-03-31 標(biāo)簽：IEEE asic 硬件 2015 0

如何快速生成Verilog代碼文件列表

另外，該代碼提供了一種操作Windows系統(tǒng)路徑的操作方法，可以簡(jiǎn)單修改一下，用作它用。如找到某種類型的文件或某個(gè)文件進(jìn)行拷貝、轉(zhuǎn)移、修改、刪除...

2023-01-15 標(biāo)簽：操作系統(tǒng)Verilog 代碼 1753 0

Emacs的verilog-mode介紹

Verilog－mode是由Michael McNamara mac＠verilog．com和Wilson Snyder wsnyder＠wsnyder...

2023-01-24 標(biāo)簽：Verilog 代碼編輯器 2865 0

通過(guò)Verilog實(shí)現(xiàn)對(duì)一個(gè)頻率的任意占空比的任意分頻

在verilog程序設(shè)計(jì)中，我們往往要對(duì)一個(gè)頻率進(jìn)行任意分頻，而且占空比也有一定的要求這樣的話，對(duì)于程序有一定的要求，現(xiàn)在我在前人經...

2023-01-05 標(biāo)簽：fpga Verilog 3126 0

為了方便仿真這樣寫個(gè)ROM

系統(tǒng)函數(shù)$readmemh和$readmemb分別用來(lái)讀取十六進(jìn)制文件和二進(jìn)制文件。貌似沒有讀十進(jìn)制的。txt中的數(shù)據(jù)每...

2022-12-21 標(biāo)簽：asic ROM Verilog 1127 0

新手學(xué)習(xí)FPGA的入門之道

很多開發(fā)板的程序?qū)懙暮軤€，筆者也做過(guò)一段時(shí)間的開發(fā)板設(shè)計(jì)。筆者覺得很大程度上，開發(fā)板在誤人子弟。不過(guò)原廠提供的正品開發(...

2022-12-15 標(biāo)簽：fpga Verilog 開發(fā)板 1675 0

verilog數(shù)據(jù)手冊(cè)

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
AXI

AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
時(shí)鐘源

時(shí)鐘源

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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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紅外觸摸屏

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