Cadence近日宣布推出最新版PCB解決方案Allegro/OrCAD 16.6。該公司中國區VAR&SPB部銷售經理熊文表示，新版本在應對PCB設計的小型化、高速化、智能化、以及提升團隊協同設計效率方面實現了長足的進步。

　　“與Protel提供一個完整的設計工具包不同，Allegro工具提供了相當靈活的配置，通過拆分成許多功能模塊，不同需求的客戶可以找到最貼切的方案，從而大幅節省了成本。”熊文說，“此外，Cadence還在Team Design、小型化、三維接口等方面進行了優化，并強化了用戶互動功能，工程師可通過云存儲將設計方案放到云端。”

　　例如，Allegro 16.6的新功能有助于嵌入式雙面及垂直部件的小型化改良，通過改進時序敏感型物理實現與驗證，將高速界面的時序閉合加快了30-50%，并改進了ECAD和機械化CAD（MCAD）協同設計；而OrCAD 16.6 PSpice則不但引入了多核模擬支持系統，還通過改善模擬集合和平均，提高了20%模擬速度——這些都對加快多功能電子產品的開發至關重要。

　　科通Cadence產品經理王其平分析稱，PCB設計目前面臨的主要挑戰來自于以下4個方面：1. 低成本。產品功能越來越多，但PCB板的層數、面積和布線卻越來越少；2.高速化。手機、平板電腦SoC處理器頻率已經達到了射頻級的1.6GHz，還要同時考慮DDR2/3/4的影響；3. 小型化對信號完整性的挑戰。Cadence 2012年之所以出手收購了信號與電源完整性技術供應商Sigrity，就是希望進一步加強仿真的能力；4. 如何讓設計工具智能化，以加速產品上市周期。因此，非常有必要讓工程師深入了解如何將Allegro 16.6的優勢與本土需求結合，從而給設計帶來優化。

　　具體而言，Allegro 16.6通過自動交互延遲調整（AiDT）加快時序敏感型物理實現。自動交互延遲調整可縮短時間，滿足高級標準界面的時序約束，例如DDR3等；此外，AiDT還可幫助用戶逐個界面地迅速調整關鍵高速信號的時間，或將其應用于字節通道級，將PCB上的線路調整時間從數日縮短到幾個小時。EMA Timing Designer結合Allegro PCB SI功能，幫助用戶迅速實現關鍵高速信號的時序閉合。

　　Allegro套件的PCB設計小型化功能于2011年推出，新產品則繼續利用了嵌入式有源及無源元件最新的生產工藝，解決電路板尺寸不斷縮小有關的特定設計問題。元件可利用Z軸垂直潛入到PCB內層，從而大幅減少X和Y軸布線空間。同時，PCB/enclosure協同設計通過ECAD-MCAD流程進行簡化，基于proStep iViP標準的EDMD schema 2.0版本，減少了ECAD和MCAD團隊之間不必要的迭代，縮短產品開發時間。

　　而OrCAD 16.6版本的新型擴展信號集成流提供了OrCAD Capture和OrCAD PCB SI產品之間的無縫雙向界面。這種新型集成實現了簡化預布線拓撲和約束開發的自動化和全面的設計方法，提高生產率100%。OrCAD 16.6同時還可擴展了Tcl編程功能和OrCAD Capture到PSpice的應用方法。因此，用戶可以在標準的“即取即用”解決方案所能提供的范圍之外擴展和定制他們的模擬和環境。通過Tcl調用模擬數據和環境，用戶可以通過用戶定義等式和方程式來定制允許任何參數、map用戶參數或PSpice程序的模擬。

　　王其平表示，市場資源和聯合支持是科通的重要優勢，科通可以為用戶提供從芯片級到板級的良好支持，在成本方面也更具競爭力。2012年，科通代理Cadence的業務量實現了將近100%的增長，兩年內客戶數量已達到100多家。從以已有實例來看，客戶用兩個月時間即可完成從Protel向Cadence工具的全部切換。