說起亞穩態，首先我們先來了解一下什么叫做亞穩態。亞穩態現象：信號在無關信號或者異步時鐘域之間傳輸時導致數字器件失效的一種現象。
2023-09-19 15:18:05
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在《時鐘與復位》一文中已經解釋了亞穩態的含義以及亞穩態存在的危害。在單時鐘系統中，亞穩態出現的概率非常低，采用同步設計基本可以規避風險。但在實際應用中，一個系統往往包含多個時鐘，且許多時鐘之間沒有固定的相位關系，即所謂的異步時鐘域，這就給設計帶來很大的挑戰。
2023-09-19 09:32:45126 
亞穩態（Metastability）是由于輸入信號違反了觸發器的建立時間（Setup time）或保持時間（Hold time）而產生的。建立時間是指在時鐘上升沿到來前的一段時間，數據信號就要
2023-09-19 09:27:49101 
亞穩態這種現象是不可避免的，哪怕是在同步電路中也有概率出現，所以作為設計人員，我們能做的是減少亞穩態發生的概率。
2023-08-03 09:04:49164 
本系列整理數字系統設計的相關知識體系架構，為了方便后續自己查閱與求職準備。對于FPGA和ASIC設計中，D觸發器是最常用的器件，也可以說是時序邏輯的核心，本文根據個人的思考歷程結合相關書籍內容和網上文章，聊一聊D觸發器與亞穩態的那些事。
2023-07-25 10:45:39274 
本文主要介紹了亞穩態的分析與處理。
2023-06-21 14:38:431090 
發生亞穩態的原因是信號在傳輸的過程中不能滿足觸發器的建立時間和保持時間。
2023-06-20 15:29:58370 
點擊上方 藍字 關注我們 1.1 亞穩態發生原因 在 FPGA 系統中，如果數據傳輸中不滿足 觸發器 的Tsu和Th不滿足，或者復位過程中復位信號的釋放相對于有效時鐘沿的恢復時間（recovery
2023-06-03 07:05:01670 前面在時序分析中提到過亞穩態的概念，每天學習一點FPGA知識點(9)之時序分析并且在電路設計中如果不滿足Tsu(建立時間)和Th(保持時間)，很容易就出現亞穩態；在跨時鐘域傳輸的一系列措施也是為了降低亞穩態發生的概率。
2023-05-25 15:55:43464 
亞穩態在電路設計中是常見的屬性現象，是指系統處于一種不穩定的狀態，雖然不是平衡狀態，但可在短時間內保持相對穩定的狀態。對工程師來說，亞穩態的存在可以帶來獨特的性質和應用，如非晶態材料、晶體缺陷等
2023-05-18 11:03:221335 本系列整理數字系統設計的相關知識體系架構，為了方便后續自己查閱與求職準備。對于FPGA和ASIC設計中，D觸發器是最常用的器件，也可以說是時序邏輯的核心，本文根據個人的思考歷程結合相關書籍內容和網上文章，聊一聊D觸發器與亞穩態的那些事。
2023-05-12 16:37:31975 
看的東西多了，發現有些并未領會到位。單bit信號的跨時鐘域傳輸，可以使用兩級同步，但后果呢？
重復一下亞穩態，違反觸發器的時序特性，可能導致觸發器的輸出進入亞穩態，亞穩態不在0和1的電壓范圍內。數字電路的功能體現在0和1上，亞穩態可能導致功能錯誤
2023-05-11 16:24:07196 
摘要：FPGA異步時鐘設計中如何避免亞穩態的產生是一個必須考慮的問題。本文介紹了FPGA異步時鐘設計中容易產生的亞穩態現象及其可能造成的危害，同時根據實踐經驗給出了解決這些問題的幾種同步策略。關鍵詞
2009-04-21 16:52:37
一個不穩定的狀態，無法確定是1還是0，我們稱之為亞穩態。這個亞穩態的信號會在一段時間內處于震蕩狀態，直到穩定，而穩定后的狀態值與被采樣值無關，可能是0也可能是1。
2022-12-12 14:27:52485 即使 “打兩拍”能阻止“亞穩態的傳遞”，但亞穩態導致后續FF sample到的值依然不一定是符合預期的值，那 “錯誤的值” 難道不依然會向后傳遞，從而造成錯誤的后果嗎？
2022-10-19 14:14:38451 元器件在現實運行時，觸發器輸出的邏輯0/1需要時間跳變，而不是瞬發的。因此，若未滿足此cell的建立時間、保持時間，其輸出值則為中間態，那在logic上可能算成0也可能算成1很難講（波形顯示上可能是毛刺、振蕩、固定值等），這就是亞穩態。
2022-10-19 14:13:471055 亞穩態是我們在設計經常遇到的問題。這個錯誤我在很多設計中都看到過。有人可能覺得不以為然，其實你現在沒有遇到問題只能說明。
2022-10-10 09:30:10487 亞穩態問題是數字電路中很重要的問題，因為現實世界是一個異步的世界，所以亞穩態是無法避免的，并且亞穩態應該也是面試常考的考點。
2022-09-07 14:28:37267 亞穩態問題是數字電路中很重要的問題，因為現實世界是一個異步的世界，所以亞穩態是無法避免的，并且亞穩態應該也是面試常考的考點。
2022-09-07 14:28:005360 由于亞穩態的輸出在穩定下來之前可能是毛刺、振蕩、固定的某一電壓值，因此亞穩態除了導致邏輯誤判之外，輸出在0~1之間的中間電壓值還會使下一級產生亞穩態（導致亞穩態的傳播）。
2022-07-21 14:46:50696 在同步系統中，數據始終相對于時鐘具有固定的關系 當該關系滿足設備的建立和保持要求時，輸出將在其指定的傳播延遲時間內進入有效狀態。
2022-07-03 10:49:501271 可能很多FPGA初學者在剛開始學習FPGA設計的時候(當然也包括我自己)，經常聽到類似于”這個信號需要打一拍、打兩拍(寄存)，以防止亞穩態問題的產生“這種話，但是對這個打拍和亞穩態問題還是一知半解，接下來結合一些資料談下自己的理解。
2022-02-26 18:43:045474 
什么問題。 亞穩態 我們都知道數字電路中有兩個最重要的概念，建立時間和保持時間。通過滿足建立時間和保持時間，我們可以確保信號被正確的采樣，即1采到便是1，0采到便是0。但是如果不滿足建立時間和保持時間，采到的信號會進入一個不穩定的狀態，無法確定是1還是0，我們稱之
2021-08-25 11:46:251937 亞穩態的概念 亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態引時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器
2021-07-23 11:03:113675 
今天寫一下時序問題常見的跨時鐘域的亞穩態問題。 先說明一下亞穩態問題： D觸發器有個明顯的特征就是建立時間（setup time）和保持時間（hold time） 如果輸入信號在建立時間和保持時間
2021-06-18 15:28:222514 電子發燒友網為你提供什么是亞穩態資料下載的電子資料下載，更有其他相關的電路圖、源代碼、課件教程、中文資料、英文資料、參考設計、用戶指南、解決方案等資料，希望可以幫助到廣大的電子工程師們。
2021-04-16 08:43:07
24 電子發燒友網為你提供亞穩態的原理、起因、危害、解決辦法資料下載的電子資料下載，更有其他相關的電路圖、源代碼、課件教程、中文資料、英文資料、參考設計、用戶指南、解決方案等資料，希望可以幫助到廣大的電子工程師們。
2021-03-30 08:45:279 在同步系統中，如果觸發器的setup time / hold time不滿足，就可能產生亞穩態，此時觸發器輸出端Q在有效時鐘沿之后比較長的一段時間處于不確定的狀態，在這段時間里Q端毛刺、振蕩、固定的某一電壓值，而不是等于數據輸入端D的值。
2021-03-09 10:49:231227 
亞穩態概述 01亞穩態發生原因 在 FPGA 系統中，如果數據傳輸中不滿足觸發器的 Tsu 和 Th 不滿足，或者復位過程中復位信號的釋放相對于有效時鐘沿的恢復時間（recovery time
2020-10-25 09:50:532018 
本文是一篇詳細介紹ISSCC2020會議上一篇有關亞穩態解決方案的文章，該技術也使得FPGA在較高頻率下的時序收斂成為了可能。亞穩態問題是芯片設計和FPGA設計中常見的問題，隨著FPGA的發展，時序
2020-10-22 18:00:223413 
硅作為電腦、手機等電子產品的核心材料，是現代信息產業的基石。另外硅的多種亞穩態也是潛在的重要微電子材料，其每種亞穩態因其結構的不同而具有獨特的電學、光學等性質，在不同領域都具有重要的應用前景。亞穩態
2020-10-17 10:25:262765 只要系統中有異步元件，亞穩態就是無法避免的，亞穩態主要發生在異步信號檢測、跨時鐘域信號傳輸以及復位電路等常用設計中。
2020-09-30 17:08:433361 
在復位電路中，由于復位信號是異步的，因此，有些設計采用同步復位電路進行復位，并且絕大多數資料對于同步復位電路都認為不會發生亞穩態，其實不然，同步電路也會發生亞穩態，只是幾率小于異步復位電路。
2020-06-26 16:37:001130 
在異步設計中，完全避免亞穩態是不可能的。因此，設計的基本思路應該是：首先盡可能減少出現亞穩態的可能性，其次是盡可能減少出現亞穩態并給系統帶來危害的可能性。
2019-11-18 07:07:001346 在進行FPGA設計時，往往只關心“0”和“1”兩種狀態。然而在工程實踐中，除了“0”、“1”外還有其他狀態，亞穩態就是其中之一。亞穩態是指觸發器或鎖存器無法在某個規定時間段內達到一個可確認的狀態[1]。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。
2019-10-06 09:42:00807 
亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。
2018-09-22 08:25:008395 
在FPGA系統中，如果數據傳輸中不滿足觸發器的Tsu和Th不滿足，或者復位過程中復位信號的釋放相對于有效時鐘沿的恢復時間（recovery time）不滿足，就可能產生亞穩態，此時觸發器輸出端Q在有
2018-06-27 10:11:008796 
大家好，又到了每日學習的時間了，今天我們來聊一聊FPGA學習中，亞穩態現象。 說起亞穩態，首先我們先來了解一下什么叫做亞穩態。亞穩態現象：信號在無關信號或者異步時鐘域之間傳輸時導致數字器件失效的一種
2018-06-22 14:49:493079 
通常情況下（已知復位信號與時鐘的關系），最大的缺點在于異步復位導致設計變成了異步時序電路，如果復位信號出現毛刺，將會導致觸發器的誤動作，影響設計的穩定性。同時，如果復位信號與時鐘關系不確定，將會導致 亞穩態 情況的出現。
2018-03-15 16:12:003111 
1.亞穩態與設計可靠性設計數字電路時大家都知道同步是非常重要的，特別當要輸入一個信號到一個同步電路中，但是該
2017-12-18 09:53:138408 
亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平.
2017-12-02 10:40:1242348 
基于FPGA的亞穩態參數測量方法_田毅
2017-01-07 21:28:580 異步FIFO結構及FPGA設計，解決亞穩態的問題
2015-11-10 15:21:374 This application note provides a detailed description of themetastable behavior in PLDs from both circuit and statisticalviewpoints. Additionally, the information on the metastablecharacteristics of Cypress PLDs presented here can help youa
2012-01-17 10:40:5527 FPGA 異步時鐘設計中如何避免亞穩態的產生是一個必須考慮的問題。本文介紹了FPGA 異步時鐘設計中容易產生的亞穩態現象及其可能造成的危害,同時根據實踐經驗給出了解決這些問題的
2011-12-20 17:08:3563 本文分析了異步電路中亞穩態產生的原因和危害, 比較了幾種常用的降低亞穩態發生概率的設計方法, 針對這些方法不能徹底消除亞穩態的不足, 設計了一種消除亞穩態的外部邏輯控制器
2011-10-01 01:56:0255 在本文的第一章對跨時鐘域下的同步問題和亞穩態問題做了概述。 在第二章中對時鐘同步需要考慮的基本問題做了介紹。 在第三章中仔細分析了現在常用的幾種同步方法。包括使用G
2011-09-06 15:24:1242 什么是亞穩態
在FPGA等同步邏輯數字器件中，所有器件的寄存器單元都需要預定義信號時序以使器件正確
2010-11-29 09:18:342874 
一種全自動的準穩態法導熱系數測量裝置Fully Automated Mea uring Apparatu of Thermal Conductivity by u ing Qua i_ teady State Method
摘要在對準穩態法測量導熱系數原理分析的基礎上，研制
2009-01-12 16:53:5910
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