對視頻等時序關(guān)鍵型應(yīng)用，采用純硬件解決方案可提升賽靈思 FPGA 的運行能力。

在視頻處理等眾多新型應(yīng)用中，盡可能縮短FPGA 重配置時間對避免丟失過多圖像至關(guān)重要。部分重配置指用戶在不影響 FPGA 周邊邏輯單元的情況下對其的一小部分進行重新配置的技術(shù)。如果要人眼觀察不到圖像的閃爍，重配置所花的時間不得超過 40 毫秒。除了最小型的 FPGA，對重配置整個器件而言這點時間太短。但在某些特定的情況下，該重配置時間還需要進一步壓縮。于是部分重配置技術(shù)應(yīng)運而生，因為部分重配置的比特流比完全重配置的比特流小，所以重配置所花的時間也更少。

我們這些在 Sagem DS 工作的開發(fā)人員已設(shè)計出一種技術(shù)，能夠讓 FPGA 設(shè)計人員以極快的速度完成部分重配置工作。我們使用賽靈思 ML507[1] 開發(fā)板來測試、驗證解決方案和測量時序。一般情況下該開發(fā)板由一片Virtex?-5 FPGA（XC5VFX70T-FFG1136）、一片CPLD（用作路由組件）和兩片XCF32P 存儲器（賽靈思平臺閃存）組成。

MICROBLAZE 與硬件解決方案的對比
在許多技術(shù)文檔中，部分重配置 (PR)技術(shù)使用像 MicroBlaze? 這樣的內(nèi)部控制器或外部處理器。根據(jù)具體的配置，在 FPGA 內(nèi)實現(xiàn)處理器需要占用開發(fā)時間，消耗大量的器件資源。同樣，使用外部處理器會增加成本，占用電路板空間。另外，像 PLB 或 AXI 這樣的總線存在時延，這樣會延長重配置時間。

基于上述種種原因，我們采一款基于小型狀態(tài)機的純硬件解決方案，并采用內(nèi)部配置訪問端口 (ICAP) 接口加載比特流。這種方法具有多種優(yōu)勢：不存在時延，這種方法基本不占用資源（在 FPGA 上占用的查找表不足300 個），而且設(shè)計人員可以優(yōu)化部分重配置的時序。

開發(fā)流程概覽
從 VHDL 概念到比特流和部分比特流的創(chuàng)建，除了沒有嵌入式處理器，我們的純硬件部分重配置流程與賽靈思輔導(dǎo)教程、用戶指南[2] 和應(yīng)用指南中介紹的一般流程一樣。用戶必須在PlanAhead? 中定義可重配置區(qū)域（RP），并為每個區(qū)域?qū)肟芍嘏渲媚K（RM）。對于所有的configurationruns 靜態(tài)邏輯都可以從以前跑出的runs 導(dǎo)入。

在部分重配置的過程中，F(xiàn)PGA必須處于從模式。這就是說，可用的接口只有 JTAG、從串、從 并（Slave SelectMap）或 ICAP。完成重配置需用外部組件驅(qū)動 FPGA 的CCLK；ICAP 在 FPGA 首次啟動時不能訪問。為節(jié)省重配置所需的時間，可以不使用串行接口。這樣就給我們留下至少兩種接口供選擇：SelectMap 和ICAP。

第一種選擇是使用 SelectMap 接口供全部和部分比特流加載。這種配置方法需要在創(chuàng)建比特流的時候增加一個Bitgen 選項（-g Persist）。這樣就由FPGA 保持對 SelectMap 引腳的控制，以便加載部分比特流。另外在使用SelectMap 的情況下，沒有信號非常準確地提示流程結(jié)束（比如完全配置的完成 ( DONE) 信號）。所以難以確切地知道部分重配置是什么時間結(jié)束的。用戶必須創(chuàng)建一個模塊，用于估計所有配置數(shù)據(jù)完成發(fā)送的時間。

這就是為什么我們最終選擇使用ICAP 原語加載部分比特流的原因。ICAP 不是一種像 SelectMap 這樣的自配置接口， 所以我們在使用SelectMap 實現(xiàn) FPGA 的首次啟動之后，就由用戶代碼完全控制 ICAP原語。

與純粹的 SelectMap 設(shè)計相比，ICAP 具有兩大優(yōu)勢。首先， 轉(zhuǎn)換（SelectMap 用于首次啟動，ICAP用于部分比特流加載）對用戶是透明的，無需使用 Bitgen 選項。因此用戶可以控制存儲器引腳。其次，也是最主要的優(yōu)勢，ICAP 能夠不斷將狀態(tài)反映到輸出上。如果 FPGA 處于重配置模式，這個狀態(tài)就會發(fā)生改變。這樣用戶就能夠“看到”部分重配置的結(jié)束。

重配置功能和組件
在我們公司，我們使用 FPGA 開發(fā)視頻處理應(yīng)用。這些功能會用到邏輯元件、部分 BRAM 組件和大量DSP。研究這三種元件的重配置時間非常有意義，因為它能指導(dǎo)我們在回答下面兩個問題的基礎(chǔ)上設(shè)定可重配置區(qū)域的大小：要滿足我們的應(yīng)用要求的 40 毫秒圖像刷新時間，我們應(yīng)如何設(shè)定可重配置區(qū)域的大??？我們需要在這個區(qū)域中放入多少個不同的元件？我們通過在 ML507 上測試不同類型的配置，回答了這兩個問題。

如圖 1 所示，在 ML507 上我們選擇外部鎖相環(huán) (PLL) 用作部分重配置控制的基準時鐘。部分連接并非我們刻意選擇，而是電路板設(shè)計所需。該原理圖沒有顯示避免走線網(wǎng)絡(luò)電平?jīng)_突的保護電路。時鐘頻率為33MHz，是開發(fā)板上兩個 XCF32P 存儲器的最高速率。[3] 數(shù)據(jù)總線寬度為8 位，可實現(xiàn)高達 264Mbps 的數(shù)據(jù)傳輸速率。

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FPGA 上最小的可重配置區(qū)域是一幀。幀大小隨 FPGA 的類型變化。例如，在 Virtex-5 上，一幀的大小是 20CLB，[4] 但在 Virtex-6 上，幀的大小是其2 倍。部分比特流就是基本幀、BRAM、DSP 和一些配置字的組合。配置接口和部分比特流的結(jié)構(gòu)（內(nèi)含的元件數(shù)量）是縮短部分重配置時間的關(guān)鍵。

重配置流程
圖 2 是為部分重配置設(shè)計的 FPGA 的粗略架構(gòu)。接通開發(fā)板上的開關(guān)即可啟動流程。FPGA 通過并行SelectMap 接口加載全部比特流。此后由用戶代碼控制圖中淺綠和深綠色區(qū)域中的所有模塊。去耦邏輯是一個圍繞部分重配置模塊設(shè)計的專門區(qū)域。

在重配置過程中，連接網(wǎng)絡(luò)走線上可能會出現(xiàn)未知狀態(tài)。這個區(qū)域可以讓用戶在靜態(tài)區(qū)域和可重配置區(qū)域之間的連接網(wǎng)絡(luò)走線上保持已知狀態(tài)。去耦邏輯實際上很小，僅由每個網(wǎng)絡(luò)上的一個 D 觸發(fā)器和一個多路復(fù)用器組成。信號“PR_END”負責(zé)控制多路復(fù)用器。

現(xiàn)在開始對存儲器中的部分比特流的新配置對 PR_MODULE（例如直方圖修正函數(shù)）進行重配置?！罢埱笾嘏渲谩毙盘枂硬糠种嘏渲昧鞒?，隨后是一系列狀態(tài)（圖 2 中的狀態(tài)清單并未完全列舉）。

? 狀態(tài) 1，ICAP 初始化，用于賦予控制信號以默省值（CE 和 RW 高電平）。
? 狀態(tài) 2，讓 ICAP 準備從存儲器接收數(shù)據(jù)。ICAP 現(xiàn)已激活，目前處于寫模式（向FPGA 里寫入配置）。
? 狀態(tài) 3，負責(zé)控制存儲信號，并初始化從存儲器到 FPGA 的部分比特流傳輸序列。同時，去耦邏輯負責(zé)保持靜態(tài)區(qū)域和可重配置區(qū)域之間的信號。這樣可以防止不需要的數(shù)據(jù)在用戶功能中傳輸。
? 狀態(tài) 4 為等待狀態(tài)。在這期間，ICAP 將配置幀載入 FPGA，同時“狀態(tài)檢查”模塊讀取 ICAP 輸出狀態(tài)。在檢測到“去同步”字時即從等待狀態(tài)中退出。
? 狀態(tài) 5，負責(zé)啟動 PR_MODULE內(nèi)的同步復(fù)位功能，進行復(fù)位，使得新的邏輯元件處于已知狀態(tài)。
? 最終狀態(tài)釋放去耦邏輯， 禁用ICAP 和存儲器。

ICAP 內(nèi)部
用戶無需準確了解或關(guān)注 ICAP 的工作原理。這是因為部分比特流已經(jīng)提供了 ICAP 實現(xiàn)該應(yīng)用所需的一切。盡管如此，還是應(yīng)該了解 ICAP 中的兩個 32 位字：同步和去同步。

第一個字，“同步”，在輸入上體現(xiàn)為 5599AA66h。這個字讓 ICAP的輸出從 9Fh 變?yōu)?DFh（DFh 意為“組件同步”）。在 ICAP 輸出狀態(tài)為 DFh 時，F(xiàn)PGA 負責(zé)加載新的配置幀。

在配置數(shù)據(jù)發(fā)送后，比特流中包含一個“去同步”字，即 000000B0h。當(dāng) ICAP 接收到這個字，其輸出狀態(tài)變?yōu)?9Fh，說明該組件已經(jīng)去同步。因此，檢查 ICAP 的輸出狀態(tài)就能夠讓我們準確地掌握部分重配置時間。圖 3 是帶有相關(guān)信號的幀的重配置時間。

實驗和結(jié)果
設(shè)計諸如自動直方圖修正 (AHC) 等視頻處理函數(shù)， 需要使用邏輯單元、BRAM 和大量的 DSP。由于對照明系統(tǒng)、熱顯影和電視視頻來說，修正量并非一樣多，F(xiàn)PGA 必須具備自適應(yīng)能力，以滿足最低響應(yīng)時間要求（低于 40 毫秒，即眼睛暫留一幅圖像的時間）。圖 4(a)、(b) 和 (c) 顯示的結(jié)果讓我們對我們所用接口的重配置時間有了準確的認識。我們使用微型重配置模塊（一個只有邏輯，一個有邏輯和 BRAM， 最后一個有邏輯和DSP）來測量這些時序結(jié)果。結(jié)果表明，各組件的時間是線性的。當(dāng)然，這個結(jié)果只對我們的接口規(guī)范有效（33MHz 時鐘，8 位寬總線）。

更大功能的重配置（ 比如處理AHC 的功能的重配置）與我們的產(chǎn)品更密切相關(guān)，也檢驗了 FPGA 的運行情況。簡單介紹一下 AHC 功能。一幅電視圖形有Y、Cr 和Cb 三個分量。Y 代表亮度，Cr 和 Cb 分別代表紅色和藍色。AHC 模塊必須將圖像轉(zhuǎn)換為RGB 格式，并對每種顏色進行特殊處理。對黑白圖像而言，可以通過求最大值、最小值、平均值，然后運用放大、偏移或同時放大和偏移來增加亮度（對暗圖形）和對比度。用 FPGA 資源來衡量，這種校正需要占用約 5,000 個查找表 (LUT)、4,000 個觸發(fā)器、100個 DSP Slice 和 20 個 BRAM Slice。

圖 5 是我們?yōu)?AHC 功能選擇的可重配置區(qū)域。該區(qū)域內(nèi)含 7,840 個查找表 (LUT) 和觸發(fā)器、112 個 DSPSlice 以及 28 個 BRAM Slice。在該設(shè)計中，我們遵循了賽靈思提出的可重配置區(qū)域中的邏輯密度不得高于80% 的建議。Virtex-5 架構(gòu)的一個Slice 中有 4 個 LUT 和 4 個觸發(fā)器。一個可重配置邏輯模塊 (CLB) 有兩個 Slice，故一個幀中含有 160 個LUT 和 160 個觸發(fā)器。我們的區(qū)域中含有 49 個幀。

根據(jù)圖 4(a)、(b) 和 (c)，我們可以用下列方法計算出重配置時間。邏輯需要 9.8 毫秒、112 個 DSP 需要 2 毫秒，28 個 BRAM 需要 6.4毫秒。這個區(qū)域共需要 18.2 毫秒即可完成重配置。這比眼睛暫留一幅圖像所需的 40 毫秒要低得多。圖 5 是可重配置區(qū)域的 PlanAhead 視圖。

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無需軟件開發(fā)
如圖 1 所示，我們可以使用定制板上的邏輯組件替代 CPLD。目前該解決方案運行良好，但尚未達到理想狀態(tài)。我們可以使用更寬的總線（ICAP支持多達 32 位并行）和更高的頻率來改進該可重配置接口。

純硬件部分可重配置與MicroBlaze 解決方案相比，由于在系統(tǒng)開發(fā)過程中，無需進行軟件開發(fā)，從而顯著節(jié)約了開發(fā)成本。通過使用ICAP 接口，設(shè)計人員能夠完全掌控FPGA 中工作情況，同時 ICAP 還極大地改善了系統(tǒng)的性能和功能。最后，尤其是對我們的視頻處理應(yīng)用而言，純硬件部分重配置是一種能夠增強我們產(chǎn)品性能的重要功能。