對視頻等時序關鍵型應用，采用純硬件解決方案可提升賽靈思 FPGA 的運行能力。

在視頻處理等眾多新型應用中，盡可能縮短FPGA 重配置時間對避免丟失過多圖像至關重要。部分重配置指用戶在不影響 FPGA 周邊邏輯單元的情況下對其的一小部分進行重新配置的技術。如果要人眼觀察不到圖像的閃爍，重配置所花的時間不得超過 40 毫秒。除了最小型的 FPGA，對重配置整個器件而言這點時間太短。但在某些特定的情況下，該重配置時間還需要進一步壓縮。于是部分重配置技術應運而生，因為部分重配置的比特流比完全重配置的比特流小，所以重配置所花的時間也更少。

我們這些在 Sagem DS 工作的開發人員已設計出一種技術，能夠讓 FPGA 設計人員以極快的速度完成部分重配置工作。我們使用賽靈思 ML507[1] 開發板來測試、驗證解決方案和測量時序。一般情況下該開發板由一片Virtex?-5 FPGA（XC5VFX70T-FFG1136）、一片CPLD（用作路由組件）和兩片XCF32P 存儲器（賽靈思平臺閃存）組成。

MICROBLAZE 與硬件解決方案的對比
在許多技術文檔中，部分重配置 (PR)技術使用像 MicroBlaze? 這樣的內部控制器或外部處理器。根據具體的配置，在 FPGA 內實現處理器需要占用開發時間，消耗大量的器件資源。同樣，使用外部處理器會增加成本，占用電路板空間。另外，像 PLB 或 AXI 這樣的總線存在時延，這樣會延長重配置時間。

基于上述種種原因，我們采一款基于小型狀態機的純硬件解決方案，并采用內部配置訪問端口 (ICAP) 接口加載比特流。這種方法具有多種優勢：不存在時延，這種方法基本不占用資源（在 FPGA 上占用的查找表不足300 個），而且設計人員可以優化部分重配置的時序。

開發流程概覽
從 VHDL 概念到比特流和部分比特流的創建，除了沒有嵌入式處理器，我們的純硬件部分重配置流程與賽靈思輔導教程、用戶指南[2] 和應用指南中介紹的一般流程一樣。用戶必須在PlanAhead? 中定義可重配置區域（RP），并為每個區域導入可重配置模塊（RM）。對于所有的configurationruns 靜態邏輯都可以從以前跑出的runs 導入。

在部分重配置的過程中，FPGA必須處于從模式。這就是說，可用的接口只有 JTAG、從串、從 并（Slave SelectMap）或 ICAP。完成重配置需用外部組件驅動 FPGA 的CCLK；ICAP 在 FPGA 首次啟動時不能訪問。為節省重配置所需的時間，可以不使用串行接口。這樣就給我們留下至少兩種接口供選擇：SelectMap 和ICAP。

第一種選擇是使用 SelectMap 接口供全部和部分比特流加載。這種配置方法需要在創建比特流的時候增加一個Bitgen 選項（-g Persist）。這樣就由FPGA 保持對 SelectMap 引腳的控制，以便加載部分比特流。另外在使用SelectMap 的情況下，沒有信號非常準確地提示流程結束（比如完全配置的完成 ( DONE) 信號）。所以難以確切地知道部分重配置是什么時間結束的。用戶必須創建一個模塊，用于估計所有配置數據完成發送的時間。

這就是為什么我們最終選擇使用ICAP 原語加載部分比特流的原因。ICAP 不是一種像 SelectMap 這樣的自配置接口， 所以我們在使用SelectMap 實現 FPGA 的首次啟動之后，就由用戶代碼完全控制 ICAP原語。

與純粹的 SelectMap 設計相比，ICAP 具有兩大優勢。首先， 轉換（SelectMap 用于首次啟動，ICAP用于部分比特流加載）對用戶是透明的，無需使用 Bitgen 選項。因此用戶可以控制存儲器引腳。其次，也是最主要的優勢，ICAP 能夠不斷將狀態反映到輸出上。如果 FPGA 處于重配置模式，這個狀態就會發生改變。這樣用戶就能夠“看到”部分重配置的結束。

重配置功能和組件
在我們公司，我們使用 FPGA 開發視頻處理應用。這些功能會用到邏輯元件、部分 BRAM 組件和大量DSP。研究這三種元件的重配置時間非常有意義，因為它能指導我們在回答下面兩個問題的基礎上設定可重配置區域的大小：要滿足我們的應用要求的 40 毫秒圖像刷新時間，我們應如何設定可重配置區域的大小？我們需要在這個區域中放入多少個不同的元件？我們通過在 ML507 上測試不同類型的配置，回答了這兩個問題。

如圖 1 所示，在 ML507 上我們選擇外部鎖相環 (PLL) 用作部分重配置控制的基準時鐘。部分連接并非我們刻意選擇，而是電路板設計所需。該原理圖沒有顯示避免走線網絡電平沖突的保護電路。時鐘頻率為33MHz，是開發板上兩個 XCF32P 存儲器的最高速率。[3] 數據總線寬度為8 位，可實現高達 264Mbps 的數據傳輸速率。

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