對以太網(wǎng)進行CRC 運算的數(shù)據(jù)是并行輸入的，要根據(jù)PC 上（ Windows 操作系統(tǒng)環(huán)境） 數(shù)據(jù)的組織方式對余數(shù)進行調整，如果是Big Endian 的組織方式則將余數(shù)按位取反得到CRC 數(shù)據(jù)，如果是Little Endian 的數(shù)據(jù)組織方式則先要將余數(shù)進行位置互換，然后再按位取反。本設計中是Big Endian 的組織方式。

　　PC 端收發(fā)網(wǎng)口數(shù)據(jù)時，前導碼、界定符、幀校驗3 項由網(wǎng)卡自動處理。FPGA 端處理網(wǎng)口數(shù)據(jù)，則要按以上幀格式處理。

　　2 PC 機端軟件設計

　　在PC 端，軟件的編寫基于Winpcap 驅動程序。本設計中使用的是Winpcap3． 1 版本，在安裝好驅動程序WinPcap_3_1． exe 后，解壓縮WpdPack_3_1． zip文件至一自定義目錄，現(xiàn)假設為D： \ wpdpack_3 _1下，然后將其中l(wèi)ib 文件下的wpcap． lib 文件復制到所建的工程目錄下。

　　在VC2005 工程屬性下，打開C + + 選項，在附加包含目錄中，添加剛才WpdPack_3_1． zip解壓目錄路徑，現(xiàn)為d： \wpdpack_3_1 \WpdPack\Include; 在鏈接器選項中，在輸入的附加依賴項中添加wpcap． lib。然后，在需要調用winpcap 函數(shù)的CPP 文件的開頭，添加#include “ pcap． h”。數(shù)據(jù)包發(fā)送與接收流程如圖2 所示。

　　3 FPGA 硬件設計與實現(xiàn)

　　FPGA 硬件部分采用Xilinx 公司的V5 系列芯片，基于VHDL 硬件描述語言實現(xiàn)。V5 芯片內嵌Tri-mode Ethernet Media Access Controller 硬核，該硬核與RocketIO 聯(lián)合可以1000Base－X （ 即1000Base－X PCS /PMA） 。

　　1000BASE-X 物理標準被定義為與一個光學結構媒介相連接的物理子層。當前存在的兩種常見方式： 1000BASE－LX 和1000BASE－SX（ 長波和短波激光） ，它們都可以通過將RocketIO 連續(xù)收發(fā)器與適當?shù)腉BIC 或SFP 光學收發(fā)器相連來得到。本設計采用SFP 與RocketIO 相連接的方案，數(shù)據(jù)從PC 端網(wǎng)口通過千兆以太網(wǎng)送至SFP 光模塊，然后達到FPGA 的RocketIO 模塊。

　　RocketIO 是一種高速的串行收發(fā)器，采用兩對差分對來進行數(shù)據(jù)的發(fā)送和接收，可以實現(xiàn)兩個單工或一對全雙工的數(shù)據(jù)傳輸。RocketIO 包括PMA（ Physical Media Attachment，物理媒介適配層） 和PCS（ Physical Coding Sublayer，物理編碼子層） 兩個子層。其中，PMA 子層主要用于串行化和解串，PCS主要包括線路編碼和CRC 校驗編碼。

　　MAC 層首先完成源地址和目的地址的解析，并開始對自定義格式的數(shù)據(jù)幀中相關字段進行CRC校驗，若地址正確則輸出數(shù)據(jù)寫使能信號，數(shù)據(jù)加載至FIFO 模塊。只有當寫使能被聲明且FIFO 不滿時，數(shù)據(jù)才從輸入bus（ DIN） 加載，同時寫應答（ WR_ACK） 被聲明。

　　FPGA 接收時序如圖3 所示。

　　發(fā)送過程是接收過程的逆過程，按自定義的數(shù)據(jù)幀格式封裝數(shù)據(jù)，只是注意要將最后一個字節(jié)的數(shù)據(jù)校驗完后把余數(shù)位取反得到CRC 數(shù)據(jù)，這里不再贅述。

　　4 結束語

　　本設計用于一種脈沖雷達通信系統(tǒng)中，實現(xiàn)了PC 機和FPGA 之間的雙向高速數(shù)據(jù)傳輸，且突發(fā)速率達到1Gbit /s。由于采用了自定義的類似802．3協(xié)議的以太網(wǎng)數(shù)據(jù)包格式，有效降低了協(xié)議復雜度，且減少了分組包頭開銷和時延。