3 仿真和分析

　　3.1 Matlab仿真

　　本文采用Matlab對算法進行理論仿真，輸入采樣值x（m） 為［-1，1］之間的隨機碼，采樣頻率上限為20 MHz，令碼元速率分別為2 Kb/s，600 Kb/s，10 Mb/s，環路濾波器、內部控制器參數隨碼元速率變化。取內插濾波器的插值輸出y（kTi） 做散射圖分析，驗證對不同速率的基帶信號，內插值是否接近最佳判決值，如圖7所示。

　　從圖7可以看出，在基帶速率和采樣率滿足奈奎斯特定理的條件下，該仿真輸出的內插值均集中在理想值 -1和1周圍，雖然有一定的模糊，且頻率越高，模糊程度越大，但碼元判決閾值在0值點，所以判決值無需嚴格為±1，該圖表明對于較寬速率范圍內的基帶信號，輸出的插值均能夠較好地用于碼元判決，即算法正確。

　　3.2 FPGA仿真

　　在Quartus下對本設計進行仿真。基帶信號采用M 序列，由FPGA生成，令基帶碼速率分別為2 Kb/s，600 Kb/s，1 Mb/s，同時分頻器、NCO 及環路濾波器參數也做相應設置，仿真結果如圖8所示。

　　在圖8中，x為基帶碼元序列，y為內插值輸出，clk_t為基帶碼元時鐘，clk_bs為提取出的位同步信號。從圖中可以看到，clk_bs經過定時環路調整，其上升沿逐漸向clk_t的下降沿（即最佳判決點）靠近，且隨著基帶碼元速率的變化，clk_bs也會隨之變化，但其中心頻率與clk_t相同，相位與最佳判決點相差不超過半個碼元周期，可以進行碼元判決，這表明本設計對2 Kb/s~1 Mb/s內的基帶信號，均可實現位同步。

　　4 結語

　　本文提出了一種基于FPGA的通用位同步器的設計方案。該設計方案中的同步器在傳統Gardner 算法的基礎上進行了改進，其中，內插濾波器采用Farrow結構，定時誤差檢測采用GA-TED算法，環路濾波器和內部控制器參數可由外部控制器設置，因而實現了較寬速率范圍內基帶碼元的位同步。仿真結果表明，該方案占用FPGA資源較少，并且在實際應用中具有可靠有效性。