基于FPGA的雷達數字信號處理機設計 - 全文

　　本文采用脈沖多普勒、數字波束形成等技術，為某型雷達導引頭信號項目設計了其關鍵部分——雷達數字信號處理機。本處理器采用FP GA平臺實現，文中詳細介紹了該處理器基于FPGA的基頻信號產生模塊、回波信號采集模塊、控制信號產生模塊和時鐘模塊等硬件模塊的設計思路。

　　1 系統方案設計

　　目前，主要采用三種方法實現雷達數字信號處理系統設計：基于DSP技術實現雷達數字信號處理，基于“FPGA+DSP”技術實現和基于FPG A技術來實現。本方案選用Xilinx Virtex4 FPGA XC4VSX55，其屬于Xilinx SX系列，專用于高速數字信號處理領域，FPGA非常適合于高速數據的采集控制、高速數據傳輸控制，且目前的主流FPGA均含有硬件乘加器、大量的邏輯單元、流水線處理技術等硬件結構，可高速完成FFT、FIR、復數乘加、卷積、三角函數以及矩陣運算等數字信號處理。高端FPGA更是含有大量的DSP單元、RAM單元、MGT高速傳輸單元、DDRII數據控制器等IP核，這些均是實現高速實時數字處理的重要資源。此外，FPGA編程靈活，易于升級。其高度集成性和高靈活性使對外部硬件的需要更少，額外的硬件開銷大大減小，非常適用于雷達數字信號的處理和將來的算法升級。因此本方案采用FPGA技術進行雷達信號的處理。

　　根據項目的設計需求，設計的雷達數字信號處理機系統整體框圖如圖1所示。

　　輸入調理電路對接收到的回波信號進行預處理，預處理過后的信號經ADC轉換為數字信號;采樣后的信號經頻率搬移，將100MHz的中頻信號搬移到20MHz，然后對6個通道的信號進行幅度校正，消除通道間的不平衡問題。校正后的6路信號分別與兩個正交本振信號相乘，進行數字混頻，完成信號的正交分解，得到12路I/Q正交信號。12路I/Q信號與預先設置的權值進行加權計算并進行累加，完成數字波束形成(DBF)，得到一路合成信號;通過FIR低通濾波器，對數字波束合成后的信號進行數字濾波，濾除30 MHz以上的諧波信號;由于發射信號采用了偽碼調相技術，所以對DBF后的信號依照發射信號的m序列進行偽碼解調(即對回波信號進行相位變換)，完成回波信號的解碼。對濾波后的信號進行相參累積，累積次數達到設定值后，進行FFT變換;FFT結果與檢測門限進行比較，當發現回波信號特征時，給出回波的通道號和頻率，并給出啟動信號。

　　2 系統實現

　　2.1 硬件設計

　　結合系統需求和系統總體設計，本系統的硬件主要包括A/D采樣部分、D/A輸出部分、控制信號輸出部分、時鐘部分、FPGA設計及配置、電源管理等六大部分，總體框圖如2圖所示。各功能模塊介紹如下：

　　(1)A/D采樣部分

　　根據性能指標，系統外接6路模擬信號，信號頻率為100MHz，輸入信號幅度為±1 V，幅度分辨率為0.5 mV。因此設計了兩片A/D轉換模塊ADS6444實現帶通欠采樣，單片ADS6444支持4通道模/數轉換，最高采樣頻率為105 MHz，采樣位數為14 b的高性能A/D轉換電路，輸入信號量程為2 VPP，幅度分辨率為0.12 mV。配合前端數據調理芯片THS4513，能滿足系統對采樣電路的需求。

　　(2)D/A轉換電路

　　無論是調頻連續波或脈沖多普勒調制方式，均需要對外輸出100MHz的基頻信號，因此設計了D/A轉換電路。D/A轉換芯片采用MAX5887，它是14位、500 MSPS數模轉換器(DAC)，工作電壓為3.3 V，提供76 dBc的無雜散動態范圍(SFDR)(fout=30 MHz時)。該DAC支持500MSPS的更新速率，且功耗小于230mW。

　　(3)控制信號輸出部分

　　控制信號輸出TTL的信號，TTL信號采用+5 V供電，而數據處理芯片FPGA采用的為3.3 V的LVTTL電平，為實現信號的正確傳輸，需要信號轉換，因此設計了I/O緩沖模塊實現LVTTL到TTL的信號轉換。I/O緩沖器使用采用美國TI 公司的16位同向緩沖器SN74ALVTHl6245，可以完成LVTTL到TTL的電平轉換，最高開關頻率可以達到80 MHz以上，同時輸出電流大，可以帶動高功耗設備。

　　(4)時鐘部分

　　數/模轉換部分、模/數轉換部分、FPGA正常工作均需要低抖、高穩定性的時鐘，在此使用專用時鐘芯片AD9517來產生系統需要的各個時鐘。AD9517是一款集成高頻時鐘發生器，具有如下特點：低相位噪聲、VCO頻率變化范圍為1.75～2.25 GHz，4路LVPECL時鐘扇出，輸出頻率范圍為50 MHz～1.6 GHz可調，4路LVDS時鐘扇出，輸出頻率范圍為25～800 MHz可調，4路LVDS時鐘扇出可設置為8路CMOS時鐘扇出，且相位可調、可串行控制。

　　(5)FPGA設計

　　FPGA要完成對A/D采樣數據的數據處理、D/A轉換的數據輸出、控制信號的產生、核心算法的實現、USB調試接口的數據輸入/輸出等，是整個系統設計的重要部分。根據系統需求分析，使用了Xilinx Virtex4SX55。Virtex4 SX55含有512個DSP處理單元，具有強大的數據處理能力，能夠滿足本系統的信號處理需求。

　　(6)電源管理

　　本系統采用電源管理模塊將+12 V的外部電源進行穩壓并分成各種幅度的電壓供各個模塊單獨供電，滿足各個模塊對電壓的嚴格需求。其電源供電系統結構如圖3所示。

　　2.2 軟件設計

　　本文設計的雷達數字信號處理機的軟件沒汁主要分為FPGA程序設計、系統驅動設計和用戶軟件設計三個部分。FPGA程序是系統算法的核心，完成ADC的控制以及DBF算法等;系統驅動設計和用戶軟件設計主要完成系統的人機交互功能，不是本文討論的重點，此處只討論FPGA程序的設計。

　　FPGA程序主要完成信號處理算法。該程序利用Xilinx公司提供的System Generator工具，對數字信號處理的過程進行建模和設計。Syst em Generator適于利用FPGA設計高性能數字信號處理系統。它利用業內最先進的FPGA開發高度并行系統提供系統建模和從Simulink與Matlab自動生成代碼的功能，System Generator整合了DSP系統的RTL、嵌入式、IP、Matlab和硬件元件DSP建模。它利用包含信號處理(如FIR濾波器、FFT)、糾錯(如Viterbi解碼器、ReedSolomon編碼器/解碼器)、算法、存儲器(如FIFO，RAM，ROM)及數字邏輯功能的Xilinx模塊集，在Simulink內構建和調試高性能DSP系統。Xilinx模塊集提供的模塊可以使用戶導入Matlab功能(如創建控制電路)及HDL模塊，迅速完成復雜的數字信號處理算法設計。

　　一路回波信號經A/D采集后的數字序列分別與兩個正交本振信號進行相乘，完成正交變換，得到兩路I/Q信號。然后，通過數字低通濾波器實現數字混頻。本設計在這里選擇正弦和余弦兩個信號作為正交變換的本振信號，無論從數學運算上，還是具體實現上都能確保其正交性。設計中采用的是6單元均勻線陣天線，因此共得到12路I/Q信號。12路I/Q信號與加權因子相乘后進行數字波束合成，得到兩路I/Q信號，然后進行信號疊加。疊加后的信號進行相參積累，當積累次數達到設置值時，進行FFT處理;否則，繼續信號采集過程。將FFT處理的結果和設置的門限相比較，如超過門限時，觸動啟動信號;否則，繼續信號采集過程。FPGA處理的流程如圖4所示。

　　3 系統測試

　　在實際條件下，對數字信號處理機中的DBF系統合成波束的天線方向圖進行了測試，以檢驗是否和理想條件下的天線方向網一致。具體步驟如下：

　　(1)測試環境：某研究所暗室。

　　(2)測試條件：6元15 mm接收天線成均勻直線陣排列、1元發射天線、雷達數字信號處理電路板、轉臺以及其他必要設備。

　　(3)測試方法：將6元接收天線放置在轉臺的0°刻度所在的直線上，測試的信號源放在轉臺前方，并在90°刻度的延長線上。此時設定陣列天線所在的直線為x軸，法線方向為y軸，轉臺中心為坐標零點。轉動轉臺，使信號源與天線的夾角分別為90°，60°，20°，調整陣列天線權值，使主瓣方向指向信號源方向。調整完成后，測量并記錄三種情況下的天線方向圖。

　　(4)測試結果：根據實測數據繪制的三種情況下的陣列天線方向圖如圖5～圖7所示。