隨著工藝技術向65nm以及更小尺寸的邁進，出現了兩類關鍵的開發問題：待機功耗和開發成本。這兩個問題在每一新的工藝節點上都非常突出，現在已經成為設計團隊面臨的主要問題。在設計方法上從專用集成電路(ASIC)和專用標準產品(ASSP)轉向可編程邏輯器件(PLD)將有助于解決這些問題。

　　過去，半導體行業一直關注的兩個目標是縮小體積和提高速率。近40年來，對這些目標的追求促使行業發展符合摩爾定律，性能和電路密度每18個月翻倍。導致技術高速發展，蘊育了計算機革命、互聯網革命以及現在的無線通信革命。

　　但同時也為此付出了代價。一種代價是物理上的。工藝技術上的每一次進步都使得芯片晶體管的“關斷”電流增加，也就是待機功耗在增加。另一代價是金錢。每一工藝節點的開發成本呈指數增加。65nm時代的設計必須解決這些代價問題。

　　人們采用了很多系統級和芯片級方法來處理動態功耗。在系統級上，采用動態功耗管理技術，確保只對工作電路上電，大大降低了器件的平均功耗，從而減少了和功耗相關的問題。

　　工藝上的進步降低了芯片級的動態功耗

　　一是縮小了晶體管體積，減小了晶體管的等效電容(C)。因此，縮小體積使動態功耗隨之線性下降。同樣，減小供電電壓會使動態功耗呈指數下降，是降低動態功耗的重要措施。0.9V~1.0V范圍內的供電方式幾乎都采取了這一措施來降低功耗。

　　降低動態功耗的另一工藝進步是在130nm工藝上引入了全銅互聯和低K金屬層絕緣技術。這些工藝創新大大降低了互聯阻抗和電容，不但減小了晶體管開關功耗，而且還降低了芯片信號和內部電源走線的IR壓降。

　　動態功耗下降而漏電流增大

　　然而，半導體物理規律卻表明工藝尺寸下降對待機功耗有不利的影響。工藝尺寸縮小后，隨著晶體管邏輯門厚度和溝道長度的減小，這些晶體管的柵極和漏極泄漏電流呈指數增大(圖1)，而這是影響待機功耗的主要因素。通過使用較長的溝道以及較厚的氧化層來控制泄漏電流將導致開關速率下降，因此，工藝開發人員不得不折衷考慮速率和功耗。

　　工藝尺寸縮小，連線的寬度和高度也隨之減小，對功耗有不利的影響。減小銅連線的尺寸增強了電子散射和粒子邊界效應。從而增大了連線阻抗，導致電路延遲和IR壓降增大。在45nm以下，這些效應會更加明顯。

　　工藝尺寸不斷縮小的結果之一是導致待機功耗成為芯片總功耗中的重要因素。同時，芯片用戶關心的問題從動態功耗轉向待機功耗。由于待機功耗的增大，許多通信器件分開考慮總功耗預算和待機功耗預算，并逐步增加待機功耗預算的比例。由于這些器件大部分時間處于待機模式，因此，待機功耗成為最主要的問題。

　　與動態功耗不同，還沒有簡單的方法來降低待機功耗。芯片開發人員不得不使用復雜的工藝和電路設計方法，犧牲晶體管速率來提高Vt，并采取延長溝道長度等措施。

　　目前已經有技術突破來解決速率和待機功耗的問題。一種是應變硅，該技術將空穴和電子對的移動能力提高了50%，從而提升了器件速率。與其它技術進步不同，應變硅雖然提高了速率，但是并沒有增加待機功耗。然而，它必須在芯片設計中采用新的布版規則，要求較嚴，導致了限制設計規則(RDR)這一概念的產生。RDR和可制造設計(DFM)在65nm以及更小工藝尺寸上越來越重要。

　　設計規則使開發過程越來越復雜

　　DFM重要性的增加以及RDR的出現導致芯片設計更加復雜。物理設計尤其需要更多的資源和簡捷的物理設計自動工具。這些規則妨礙了版層重用，增加了新技術采用硬件IP模塊的難度。結果導致在芯片設計上加大投入，需要更多的資源來處理新技術中的布版和設計問題。

　　除了越來越高的開發成本以外，芯片開發人員還面臨其它的成本難題。65nm器件僅模板成本就高達2百萬美元，而45nm器件模板成本會超過3百萬美元。理想情況下，強大的財務支持是任何業務投入的基礎，包括芯片開發計劃等。然而，很多芯片開發項目缺乏足夠的資金支持。

　　為了很好地進行財務分析，開發人員必須考慮時間、風險、收益和成本等一系列因素。盡管這看起來很難，但可以歸結為經過認真設計的投資回報(ROI)分析(圖2)。在很多情況下，分析表明，產品生命周期的總收益應是研發投入的5倍~10倍，這樣才能收回開發成本。簡單地看一下以收益百分比表示的研發開支(10%~20%)，大部分成功的公司都會得出相同的結論。

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　　但是，很多產品開發團隊仍然習慣于使用原來的開發方法，忽視了這一簡單卻生動的結果。特別是，他們不顧風險、收益和成本因素，還在建立ASIC，而ASIC開發在這些方面都有不利影響，最明顯的是收益和成本。對于收益問題，業界在上世紀90年代后期和2000年早期過于樂觀ASIC器件的量產能力，僅采用產量這一因素來衡量應用開發，結果在財務上失敗了。在某些情況下，還是有人不考慮我們已經提到的成本問題，仍然保持一副樂觀的態度。

　　FPGA在總成本上勝出ASIC

　　65nm和后續工藝節點上需要考慮的是合理的資金分配，而ASIC設計方法成本高，預期收益回報較低。設計人員應認真考慮使用現場可編程門陣列(FPGA)。這些器件解決了當今設計人員面臨的功耗問題，有較好的ROI。

　　對于迫切的功耗問題，Altera高端65nm Stratix III系列FPGA通過各種方法來幫助開發人員降低功耗。為了使開發人員能夠在功耗需求和電路性能上達到平衡，Stratix III系列為開發人員提供了全面可編程開發環境，結合其多閾值晶體管和邏輯門長度可變晶體管技術，以及超薄和三門氧化層等技術，不但保持甚至提高了性能，而且把泄漏功耗降到了最低。

　　Stratix III系列的體系結構含有高性能自適應邏輯模塊(ALM)以及多路互聯，降低了功耗需求。它還采用了兩種創新的低功耗技術。可編程功耗技術使Stratix III中的每一可編程邏輯陣列模塊(LAB)、DSP模塊以及存儲器模塊能夠獨立工作在高速或者低功耗模式下，利用Quartus II軟件的PowerPlay功

　　能，根據性能需要，自動控制每個模塊的工作模式。另一功耗優化技術是可選內核電壓，設計人員利用該技術可以為高性能應用選擇1.1V內核電壓，針對低功耗應用選擇0.9V內核電壓。所有這些特性使FPGA能夠在設計上平衡速率和功耗，開發人員不必在某一方面作出犧牲。

　　對于迫切的資金問題，在綜合考慮產品研發成本以及貨物售出成本(COGS)后，FPGA是開發人員在ASIC替代方案上的最佳選擇。在當今競爭激勵的市場上，COGS是決定產品收益和毛利潤的主要因素，許多設計人員在考慮FPGA時非常重視它。

　　FPGA設計的研發成本要比ASIC低幾個數量級，開發人員設計FPGA時，不用面對數百萬美元的模板成本，不需要在晶體管級單元布局布線上的高級專業技能，也不需要昂貴的自動設計工具和工藝庫。Altera Quartus II軟件等全面的開發工具處理設計中的物理細節問題，使用戶能夠將精力集中在系統級設計上。

　　FPGA的可編程能力還避免了今后大量的研發開支。在產品生命周期中，如果需要在已有設計中加入新功能，對FPGA重新進行編程便可以簡單地實現功能改進。而對ASIC設計進行微小的改動也需要在新模板上投入大量人力物力。

　　認識到可編程優點的開發人員可能會考慮基于處理器的ASIC設計方法。在這一方面，FPGA同樣具有優勢。可編程邏輯在實現功能上效率要比軟件高得多，和基于處理器的設計相比，不但降低了功耗，而且提高了任務執行速度。在基于處理器的設計中，FGPA的確經常被用作硬件加速器。

　　各種客戶群大量采用FPGA，使FPGA的產效在消費類設計上和大批量ASIC水平相當。量產也使得FPGA供應商有足夠的收益來切實投入研發。結果，FPGA在體系結構、設計和工藝上是目前最先進的技術，足以和最好的ASIC進行競爭。而且，研發上的投入也保證了FPGA成為功能更強大、質量更好的可靠器件。

　　對量產的預測已經得到證實。在過去幾年中，FPGA的收益超出了半導體市場的總體水平，而且有加速發展的趨勢，原因在于芯片技術的復雜度越來越高，業界大量應用降低了對產品量產的預期。所有因素都對FPGA更加有利，而非ASIC。

　　隨著半導體技術在65nm上的突破，人們越來越關心功耗和開發成本問題。使用這些技術的芯片物理設計遇到了更多的挑戰，ASIC設計方法實現起來更加困難。設計人員轉向基于FPGA的設計后，能夠從芯片物理設計難題中抽身而出，讓FPGA公司去解決這些問題，把精力集中在應用和系統設計的核心能力以及價值定位上。