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在系統芯片的設計中，傳統的激勵發生機制耗費人工多且難以重用，嚴重影響了仿真驗證的效率。針對此問題，構建了一種基于可重用激勵發生機制的虛擬SoC驗證平臺。該平臺利用可重用的激勵發生模塊調用端口激勵文件，仿真時將端口激勵文件轉換成對應于驗證電路端口的時序信號。通過對通用同步／異步串行接收／發送器、中斷及定時器等功能模塊的驗證，證明了激勵發生機制具有較強的可觀察性、可控制性及可重用性。驗證結果分析表明，在驗證不同的功能點時僅需修改固件及端口激勵文件，使驗證平臺在重用時減少代碼修改量，提高了靈活性和驗證效率，縮短了系統芯片的驗證時間。
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