打造全新設計環境

　　Vivado借鑒ISE設計套件的所有經驗、注意事項和關鍵技術，并充分利用最新EDA算法、工具和技術，打造了這個以IP和系統為中心的、面向未來10年All Programmable器件的全新設計環境。賽靈思早在1997年就推出了ISE設計套件。在其后15年的時間里，隨著FPGA功能的增強，賽靈思為ISE套件增添了許多新技術，包括多語言綜合與仿真、IP集成以及眾多編輯和測試實用功能，努力從各個方面改進ISE設計套件。與ISE相比，Vivado設計套件的優勢體現在：確定性的設計收斂;可擴展的數據模型架構、芯片規劃層次化，快速綜合、多維度分析布局器、功耗優化和分析、簡化工程變更單(ECO)、流程自動化，非流程強制化;IP封裝器、集成器和目錄;Vivado HLS把ELS帶入主流;VIVADO仿真器。

　　生態體系是關鍵

　　打造生態體系是賽靈思保證Vivado為客戶帶來更多價值的關鍵。賽靈思在開發Vivado設計套件時充分利用業界標準來提高其易用性，支持已經熟悉的約束條件和接口標準，同時擴展第三方生態體系對IP和工具流程的支持。Vivado支持的標準包括：AMBA AXI4互聯、自由建模庫、Synopsys設計約束等。

　　賽靈思認為，利用All Programmable器件創建系統，設計者將面對的是一套全新的集成以及如何實現設計生產力的問題。從集成的角度看，包括集成算法C和寄存器傳輸級(RTL)的IP，混合了DSP、嵌入式、連接和邏輯域，驗證模塊和“系統”以及設計和IP的重用等。實現的瓶頸問題包括芯片規劃和分層、多領域和大量的物理優化、多元“設計”與“時序”收斂、與后期的ECO和設計變更的連鎖效應等。

　　Vivado解決集成與實現問題

　　為解決集成瓶頸問題，Vivado設計套件采用用于快速綜合和驗證C算法IP的電子系統級(ESL)設計，實現重用的標準算法和RTL IP封裝技術、標準IP封裝和各類系統構建塊的系統集成，使模塊和系統驗證的仿真速度提高3倍，同時硬件協同仿真將性能提升100倍。

　　值得指出的是，Vivado高層次綜合技術將C、C++和SystemC規范直接運用于FPGA，無需手動創建RTL，從而加速設計實現進程。高層次綜合可采用Verilog、VHDL和SystemC語言編程的RTL設計文件，還能生成驗證和實現腳本，實現RTL驗證和RTL綜合工作的自動化。就OpenCL而言，賽靈思是開發OpenCL框架的行業成員之一。就GPU而言，OpenCL是開啟并行基礎架構的關鍵，但目前還不能直接支持FPGA。所以，高層次綜合技術是FPGA開啟并行基礎架構的關鍵。

　　為了解決實現瓶頸問題，Vivado采用一個分層的芯片規劃器和分區器、一個具有行業領先SystemVerilog支持功能的快速邏輯綜合工具(速度可提升3～15倍)，以及一個更加快速(4倍速度)和更具確定性的布局布線引擎。該引擎能夠利用分析技巧最小化時序、走線長度和布線擁塞等多個變量的成本函數。而且，這種增量式流程只需對設計的一小部分進行重新實現，就可快速處理工程變更通知單(ECO)上的任何修改，同時確保性能不受影響。另外，產品采用最新的共享可擴展數據模型，用戶能夠在設計流程的每個階段得到功耗、時序和面積的估計值，有助于進行提前分析，然后采用自動時鐘門控等集成功能予以優化。

　　賽靈思打造的全新Vivado設計套件正是為了解決集成和實現的瓶頸，使用戶能夠充分利用這些All Programmable器件的系統集成能力。這是一個全面的系統級的器件。未來All Programmable器件要比可編程邏輯設計更多。它們將是可編程的系統集成，投入的芯片越來越少，而集成的系統功能卻越來越多。