基于FPGA的數據采集控制模塊設計

　0 引 言

　　數據采集和控制系統是對生產過程或科學實驗中各種物理量進行實時采集、測試和反饋控制的閉環控制，它在工業控制、軍事電子設備、醫學監護等許多領域發揮著重要作用。其中，數據采集部分尤為重要，而傳統的數據采集系統，通常采用單片機或DSP作為控制器，用以控制ADC、存儲器和其他外圍電路的工作，使得采集速度和效率降低。近年來，微電子技術，如：大規模集成電路和超大規模集成電路技術的發展，為數據采集系統的發展提供了良好的物質基礎。從而使器件向模塊化和單片化發展，使所用軟件均向實時高級語言和軟件模塊化發展，接口向標準化發展。由于FPGA時鐘頻率高，內部延時小，全部控制邏輯均由硬件完成，速度快，效率高，同時它有非常強大的硬件描述語言和仿真工具，方便檢驗結果的正確性。基于以上考慮，在設計中采用FPGA作為控制處理器。而VGA接口的設計，更突出了該模塊的兼容性，更易于采集數據的直觀表現。

　　1 系統總體設計方案

　　完整的數據采集過程通常由數據的通道選擇、采樣、存儲、顯示構成，有時也要對數據進行適當的處理。其中，控制模塊起到了核心作用，他作為控制信號產生和處理的中樞對這些外圍電路進行著實時的監控和管理。設計過程中采用FPGA作為控制器，完成對A／D轉換器的控制，并將采集到的數據存儲到一定的存儲單元．通過VGA接口協議，最后在顯示器上顯示。具體涉及的外圍電路中，數據采集部分主要應用ADC0809作為數據采集芯片，對輸入的模擬量進行A／D轉換；數據緩存部分應用6116作為存儲芯片，用來緩存0809采集的數據；按鍵控制部分利用8個按鍵來控制0809的轉換通道選擇；圖形顯示部分輸出標準的VGA信號，使用CRT顯示器，以顯示實時波形。由于在設計中對外部器件進行控制的控制器都是由FPGA完成的，FP-GA的工作量很大，因此所采用的FPGA芯片為FLEX系列中30萬門的EPF10K30。

　　2 基于FPGA的主控模塊的實現

　　主控制器的工作原理如圖1所示。

　　通過一個A／D轉換控制器產生對ADC0809的控制信號。啟動ADC0809之后，隨即就會按照一定頻率進行A／D轉換。同時通過一個數據鎖存信號將數據鎖存到A／D轉換控制模塊中。這個鎖存信號將作為RAM控制器寫輸入控制信號。當RAM讀寫控制器的寫控制信號有效之后，將開啟RAM的寫使能有效信號，將采集到的數據寫入RAM的第600個地址單元中，然后RAM控制器將RAM中的數據向上移動一位，移動完之后，產生一個數據更新完畢信號，之后才通過內部的一個控制信號，允許從RAM讀出數據。若RAM中讀數據使能，每當VGA顯示控制器發出一個讀數據命令時，RAM讀寫控制器便開啟RAM的讀有效信號，讀出RAM中的數據，并且通過VGA控制器的時序控制和輸出信號進行顯示。外部的按鍵部分共有8個，這8個按鍵控制ADC0809的8路通道的選擇。鍵盤控制器的功能就是掃描所按下按鍵的行和列值，并且合成鍵值。轉換成按鍵數值0～7，最終控制8個模擬輸入通道的選擇。

　　2．1 VGA顯示控制器的設計

　　常見的彩色顯示器一般由陰極射線管(CRT)構成，彩色是由紅、黃、藍(R，G，B)三基色組成的，用逐行掃描的方式解決圖像顯示。其引出線共含5個信號：R，G，B三基色信號；HS；行同步信號；VS；場同步信號。

　　對于VGA顯示器的這五個信號的時序驅動要嚴格遵循“VGA工業標準”，即640×480×60模式，否則會損害VGA顯示器。在此，控制器共有2個輸入信號，6個輸出信號。CLK連接到外部的晶振上，其晶振頻率是50 MHz。由于VGA工業標準所要求的晶振頻率是25 MHz。因此，在此控制器中首先要將時鐘進行二分頻。RD是一個8位的數據量，它接收從RAM讀出的數據。輸出信號READ用于控制RAM控制模塊開啟RAM的讀有效信號，只要READ有變化，那么將進入讀數據狀態，由RD接收讀出來的數據。HS和VS分別是行同步信號和場同步信號，R，G，B為三條輸出的信號線。顯示波形是通過改變R，G，B這三條輸出信號的值來實現的。

　　每讀出一個數據，其實是對應著一個像素點。由于這里所采集的電壓值范圍是0～5 V，對應ADC0809轉換成的數據量是0x00～0xFF、，所以在設計時只要將RD接收的具體數值與顯示器中的某一行相對應即可，具體實現用比較語句就可以實現行定位，同時列輔助寄存器LLV加1即可，這樣即可實現連續波形。這些點連接起來就是一個完整的波形，而其中行同步和場同步信號的產生則分別由內部信號CC，LL根據已知的輸入時鐘，通過計數器計數的方式，達到工業標準要求的頻率。

　　2．2 A／D轉換控制器的設計

　　在此設計中，是利用狀態機對A／D轉換進行控制的。控制ADC0809采樣狀態圖，如圖2所示。

　　在狀態ST0中，對0809進行初始化，之后進入到狀態ST1；在狀態ST1中，ALE和START信號有效，這時EOC信號變為低電平，進入轉換狀態ST2。此時，需要對0809工作狀態信號EOC進行測試，如果為低電平，表示轉換沒結束，仍需要停留在ST2狀態中等待，直到變成高電平后才說明轉換結束，在下一時鐘脈沖到來時轉向狀態ST3。在狀態ST3，由狀態機向0809發出轉換好的8位數據輸出允許命令，這一狀態周期同時可作為數據輸出穩定周期，以便能在下一狀態中向鎖存器中鎖入可靠的數據。在狀態ST4，由狀態機向FPGA中的鎖存器發出鎖存信號，將0809輸出的數據進行鎖存。

　2．3 RAM讀寫控制器的設計

　　在該模塊設計中，RAM讀寫控制模塊又分為讀控制模塊、寫控制模塊和讀寫狀態轉換模塊。寫控制模塊中兩個輸入信號分別與A／D轉換控制模塊的數據鎖存和轉換輸出相連。當鎖存信號使能，即發出寫信號，將數據存儲到外部RAM的第600個地址空間之后，再對之前的數據進行前移，以達到數據的及時更新。讀控制模塊的控制信號分別與寫更新完畢信號和讀信號相連，當寫更新完畢信號使能時，只要接到讀信號，則依次讀完外部RAM前600個地址空間(一場)的數據。

　　2．4 鍵盤掃描控制器的設計

　　鍵盤控制模塊由四個模塊組成，包括：時鐘分頻模塊、行鍵值輸出模塊、鍵值鎖存模塊和鍵值合成模塊。鍵值鎖存模塊將按下按鍵的行、列信息鎖存，并交由鍵值合成模塊，該模塊配合行鍵輸出模塊輸出的結果進行查表，最終確定鍵值。

　　3 仿真結果

　　Max+PlusⅡ仿真平臺的圖形輸入方式直觀，符合傳統數字系統設計人員的習慣，便于進行接口的設計，容易實現仿真，便于信號的觀察。基于以上考慮，利用此平臺，用硬件描述語言VHDL來實現各個功能模塊，A／D轉換控制器和VGA顯示控制器模塊的時序仿真結果如圖3、圖4所示。

　　4 結 語

　　這里的數據采集控制模塊主要以FPGA為基礎，本著軟件硬件化的思路，著重研究主控制模塊的實現。由于采用FPGA作為控制處理器，其速度快，效率高，且標準的VGA接口使得系統的使用更加便捷，鍵盤控制的多通道間切換，也為實現多路采集奠定了基礎。