JEDEC 固態(tài)技術(shù)協(xié)會(huì)，微電子產(chǎn)業(yè)標(biāo)準(zhǔn)全球領(lǐng)導(dǎo)制定機(jī)構(gòu)，今天宣布正式發(fā)布JEDEC DDR3L規(guī)范。這是廣受期待的DDR3存儲(chǔ)器標(biāo)準(zhǔn)JESD79-3 的附件。這是DDR3作為當(dāng)今DRAM主導(dǎo)性標(biāo)準(zhǔn)演變的繼續(xù)
2010-08-05 09:10:50
3509 本文以Kintex-7系列XC7K410T FPGA芯片和兩片MT41J128M16 DDR3 SDRAM芯片為硬件平臺(tái)，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的視頻圖形顯示系統(tǒng)的DDR3多端口存儲(chǔ)管理。##每片
2015-04-07 15:52:1012311 
1. 背景 這篇文章主要介紹了DDR3IP核的寫實(shí)現(xiàn)。 2. 寫命令和數(shù)據(jù)總線介紹 DDR3 SDRAM控制器IP核主要預(yù)留了兩組總線，一組可以直接綁定到DDR3 SDRAM芯片端口，一組是留給
2020-12-31 11:17:025068 
DDR存儲(chǔ)器發(fā)展的主要方向一言以蔽之，是更高速率，更低電壓，更密的存儲(chǔ)密度，從而實(shí)現(xiàn)更好的性能。
2023-10-01 14:03:00491 
DDR31.DDR3概述DDR3內(nèi)存控制器主要用于以JESD79-3C標(biāo)準(zhǔn)做SDRAM設(shè)備的外部存儲(chǔ)接口。支持的內(nèi)存類型有DDR1 SDRAM,SDRSDRAM, SBSRAM。DDR3內(nèi)存控制器
2018-01-18 22:04:33
嗨，我是FPGA領(lǐng)域的新手。現(xiàn)在我正在使用Genesys2。我必須控制DDR3內(nèi)存。我在Digilent網(wǎng)站上找到了一些使用micrlaze處理器的DDR3示例。但是，在我的情況下，我不必
2019-05-05 15:29:38
：視頻處理器框圖FPGA獲取并緩存四個(gè)視頻源的數(shù)據(jù)流。這些FIFO緩沖器由DDR3存儲(chǔ)器控制器清空并保存在DDR3存儲(chǔ)器中。一旦一個(gè)完整的視頻數(shù)據(jù)包存儲(chǔ)完畢，視頻處理器會(huì)向DDR3存儲(chǔ)器控制器申請(qǐng)數(shù)據(jù)
2019-05-24 05:00:34
DDR3存儲(chǔ)器接口控制器是什么？有什么優(yōu)勢(shì)？
2021-04-30 06:57:16
你好，我使用Virtex7的HP庫(kù)來實(shí)現(xiàn)DDR3控制器。我的控制器將以1600Mbps的速度運(yùn)行，因此主控制器中的VRN和VRP應(yīng)連接一個(gè)80Ω電阻，以實(shí)現(xiàn)更高的性能。實(shí)現(xiàn)addr / cmd信號(hào)
2019-03-25 11:04:50
1概述 當(dāng)今計(jì)算機(jī)系統(tǒng)DDR3存儲(chǔ)器技術(shù)已得到廣泛應(yīng)用，數(shù)據(jù)傳輸率一再被提升，現(xiàn)已高達(dá)1866Mbps.在這種高速總線條件下，要保證數(shù)據(jù)傳輸質(zhì)量的可靠性和滿足并行總線的時(shí)序要求，對(duì)設(shè)計(jì)實(shí)現(xiàn)提出
2014-12-15 14:17:46
（flight-time skew）來降低共同切換噪聲（SSN）。走線擺率可以達(dá)到0.8tCK，這個(gè)寬度導(dǎo)致無法確定在哪兩個(gè)時(shí)鐘周期獲取數(shù)據(jù)，因此，JEDEC為DDR3定義了校準(zhǔn)功能，它可以使控制器
2019-04-22 07:00:08
DDR3的理論帶寬怎么計(jì)算？用xilinx的控制器輸入時(shí)鐘200M。fpga與DDR的接口如下：
2016-02-17 18:17:40
=1.5V；但我看了一篇FPGA的DDR3 IP核例化文章，上面寫FPGA的BANK1,3連接外部存儲(chǔ)控制器（如下圖，且只有四個(gè)BANK），所以要將DDR3連接在BANK3上。所以DDR3如何與FPGA芯片
2021-11-29 16:10:48
各位專家，我使用altera的cyclone5的DDR3硬核控制器，輸入時(shí)鐘是國(guó)產(chǎn)的125兆50PPM有源晶振，現(xiàn)在調(diào)試時(shí)發(fā)現(xiàn)對(duì)DDR3的讀寫偶爾出錯(cuò)。我們測(cè)試DDR3接口的差分時(shí)鐘，發(fā)現(xiàn)左右抖動(dòng)
2018-05-11 06:50:41
SDRAM(同步動(dòng)態(tài)存儲(chǔ)器)是一種應(yīng)用廣泛的存儲(chǔ)器，具有容量大、數(shù)據(jù)讀寫速度快、價(jià)格低廉等優(yōu)點(diǎn)，特別適合那些需要海量存儲(chǔ)器的應(yīng)用領(lǐng)域，例如視頻方面。那么有誰知道，高速SDRAM控制器的視頻有哪些嗎？
2019-08-09 06:23:43
`直播鏈接：http://t.elecfans.com/live/574.html直播內(nèi)容及亮點(diǎn)：詳解DDR高速存儲(chǔ)器模塊的布局布線的設(shè)計(jì)思路，從原理圖分析到PCB布局布線，從一片到兩片、四片DDR
2018-10-10 11:49:20
CoreLink DDR2動(dòng)態(tài)存儲(chǔ)器控制器(DMC-341)技術(shù)參考手冊(cè)
2023-08-02 15:28:28
? ALTMEMPHY宏功能來構(gòu)建所有的 DDR2或者 DDR SDRAM外部存儲(chǔ)器。通過將 Altera DDR2 或者 DDR SDRAM 存儲(chǔ)控制器、第三方控制器或者定制控制器用于特定的應(yīng)用需要，可以實(shí)現(xiàn)控制器功能
2017-11-14 10:12:11
存儲(chǔ)器相同的通道進(jìn)行訪問，從而較之前的架構(gòu)實(shí)現(xiàn)了顯著的增強(qiáng)。該通道的寬度是之前器件的兩倍，而速度則為一半，從而大幅降低了到達(dá)外部 DDR3 存儲(chǔ)器控制器（通過 XMC 和 MSMC）的時(shí)延。在此
2011-08-13 15:45:42
6655時(shí)鐘PLL配置與DDR3的配置1 時(shí)鐘概述PLL與PLL控制器的邏輯組成和處理流程如圖1所示。PLL控制器能夠通過PLLDIV1到PLLDIV16這些分頻器靈活便利的配置和修改內(nèi)部的時(shí)鐘信號(hào)
2018-01-24 21:27:10
為什么有的電子設(shè)備用eMMC存儲(chǔ)器 ？而有的用DDR存儲(chǔ)器呢？這兩者有什么區(qū)別嗎？
2021-06-18 06:13:25
`本開發(fā)板板載了一片高速 DDR3 SDRAM， 型號(hào)：MT41J128M16JT-093， 容量：256MByte（128M*16bit），16bit 總線。開發(fā)板上 FPGA 和 DDR3
2021-07-30 11:23:45
你好。我最近第一次對(duì)待Vivado。我想使用DDR3內(nèi)存和IDELAYE2。該設(shè)備是Kintex-7。當(dāng)我一起使用DDR3控制器和IDELAYE2時(shí)發(fā)生錯(cuò)誤，并且無法形成位文件。當(dāng)我丟失
2020-08-20 09:40:23
＆amp; 14用于DDR3內(nèi)存接口，但由于我使用的是3.3V的fash存儲(chǔ)器IC，我必須使用bank 14進(jìn)行閃存存儲(chǔ)器接口。原因是需要的資源僅在Bank 14中可用.DDR3存儲(chǔ)器連接的bank應(yīng)該工作在
2020-04-17 07:54:29
（CPU或FPGA)不停的發(fā)送不同時(shí)延的DQS 信號(hào)，DDR3 SDRAM 顆粒在DQS-DQS#的上升沿采樣CK 的狀態(tài)，并通過DQ 線反饋給DDR3 控制器。控制器端反復(fù)的調(diào)整DQS-DQS#的延時(shí)
2022-12-16 17:01:46
。具有短的線跡長(zhǎng)度、最多兩個(gè) DDR3 器件和平衡的 T 拓?fù)涫潜仨殱M足的要求；否則，應(yīng)遵循 VTT 終端指南。特性在具有集成式 DDR 控制器的 Sitara AM437x 處理器上采用系統(tǒng)優(yōu)化
2015-04-03 17:14:40
。具有短的線跡長(zhǎng)度、最多兩個(gè) DDR3 器件和平衡的 T 拓?fù)涫潜仨殱M足的要求；否則，應(yīng)遵循 VTT 終端指南。主要特色在具有集成式 DDR 控制器的 Sitara AM437x 處理器上采用系統(tǒng)優(yōu)化
2018-09-26 08:53:27
`例說FPGA連載37：DDR控制器集成與讀寫測(cè)試之FPGA片內(nèi)存儲(chǔ)器概述特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1c0nf6Qc 片內(nèi)存儲(chǔ)器
2016-10-10 17:08:22
關(guān)于DDR3的時(shí)序（Altera的外部存儲(chǔ)器接口手冊(cè)）?1. 關(guān)于突發(fā)地址的對(duì)齊（Burst-Aligned Address），是指突發(fā)時(shí)加載的地址，與突發(fā)長(zhǎng)度之間，正好符合對(duì)齊關(guān)系。即當(dāng)前地址
2018-03-16 10:46:27
我可以使用mig生成ddr控制器（xc6vlx130t）嗎？mig向?qū)е恢С?b class="flag-6" style="color: red">ddr2和ddr3！
2020-06-12 07:32:48
：視頻處理器框圖FPGA獲取并緩存四個(gè)視頻源的數(shù)據(jù)流。這些FIFO緩沖器由DDR3存儲(chǔ)器控制器清空并保存在DDR3存儲(chǔ)器中。一旦一個(gè)完整的視頻數(shù)據(jù)包存儲(chǔ)完畢，視頻處理器會(huì)向DDR3存儲(chǔ)器控制器申請(qǐng)數(shù)據(jù)
2019-05-27 05:00:02
控制器的編寫，并在Kintex-7 FPGA芯片上完成了功能測(cè)試及實(shí)現(xiàn)。1 DDR3連續(xù)讀寫操作的FPGA 實(shí)現(xiàn)設(shè)計(jì)選用８片Mircon公司型號(hào)為 MT42J128M16的芯片作為緩存區(qū)。每片芯片
2018-08-02 09:34:58
，根據(jù)不同操作完成對(duì)應(yīng)接口的時(shí)序控制[7]，進(jìn)而實(shí)現(xiàn)對(duì)DDR3的正確讀寫訪問。2 DDR3存儲(chǔ)器控制模塊設(shè)計(jì)DDR3 IP核生成的控制器邏輯框圖如圖2所示，采用UI接口的方式相比于AXI4接口，不需要自己
2018-08-02 09:32:45
作者：吳連慧，周建江，夏偉杰摘要：為了解決視頻圖形顯示系統(tǒng)中多個(gè)端口訪問DDR3的數(shù)據(jù)存儲(chǔ)沖突，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的DDR3存儲(chǔ)管理系統(tǒng)。DDR3存儲(chǔ)器控制模塊使用MIG生成DDR3控制器
2018-08-02 11:23:24
Xilinx Virtex-6系列FPGA中使用MIG3.7 IP核實(shí)現(xiàn)高速率DDR3芯片控制的設(shè)計(jì)思想和設(shè)計(jì)方案。針對(duì)高速實(shí)時(shí)數(shù)字信號(hào)處理中大容量采樣數(shù)據(jù)通過DDR3存儲(chǔ)和讀取的應(yīng)用背景，設(shè)計(jì)和實(shí)現(xiàn)了
2018-08-30 09:59:01
本手冊(cè)以 DDR3 器件為例講解硬件設(shè)計(jì)方法，包括 FPGA I/O 分配、原理圖設(shè)計(jì)、電源網(wǎng)絡(luò)設(shè)計(jì)、PCB 走線、參考平面設(shè)計(jì)、仿真等，旨在協(xié)助用戶快速完成信號(hào)完整性好、低功耗、低噪聲的高速存儲(chǔ)
2022-09-29 06:15:25
吞吐量大、功耗低的需求，因此選擇DDR3 SDRAM作為機(jī)載視頻圖形顯示系統(tǒng)的外部存儲(chǔ)器。本文以Kintex-7系列XC7K410T FPGA芯片和兩片MT41J128M16 DDR3 SDRAM芯片為硬件平臺(tái)，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的視頻圖形顯示系統(tǒng)的DDR3多端口存儲(chǔ)管理。
2019-06-24 06:07:53
基于Xilinx FPGA的DDR2 SDRAM存儲(chǔ)器接口
2012-08-20 18:55:15
均衡的定義和重要性是什么如何實(shí)現(xiàn)FPGA和DDR3 SDRAM DIMM條的接口設(shè)計(jì)？
2021-05-07 06:21:53
DDR3存儲(chǔ)器控制器面臨的挑戰(zhàn)有哪些？如何用一個(gè)特定的FPGA系列LatticeECP3實(shí)現(xiàn)DDR3存儲(chǔ)器控制器。
2021-04-30 07:26:55
現(xiàn)在因?yàn)轫?xiàng)目需要，要用DDR3來實(shí)現(xiàn)一個(gè)4入4出的vedio frame buffer。因?yàn)槠邮褂玫氖莑attice的，參考設(shè)計(jì)什么的非常少。需要自己調(diào)用DDR3控制器來實(shí)現(xiàn)這個(gè)vedio
2015-08-27 14:47:57
。然而，現(xiàn)在新一代中檔的FPGA提供這些塊、高速FPGA架構(gòu)、時(shí)鐘管理資源和需要實(shí)現(xiàn)下一代DDR3控制器的I/O結(jié)構(gòu)。那么，究竟怎么做，才能用中檔FPGA實(shí)現(xiàn)高速DDR3存儲(chǔ)器控制器呢？
2019-08-09 07:42:01
如何用低成本FPGA解決高速存儲(chǔ)器接口挑戰(zhàn)？
2021-04-29 06:59:22
Virtex-6內(nèi)存控制器只能支持16 x（128Mb x 8b）MT41J128M8 IC = 2GB DDR3 SDRAM。我的問題是：1.當(dāng)我在存儲(chǔ)器接口生成器的控制器選項(xiàng)級(jí)選擇“組件”時(shí)，我已經(jīng)可以選擇
2020-06-15 06:59:58
大家好，我試圖通過vivado v14.3生成DDR3控制器。我正在選擇DDR3 SODIMM模塊“MT8KSF1G72HZ-1G6”。該工具支持該器件，最高頻率可達(dá)666.66MHz，但該模塊的數(shù)據(jù)表明最高頻率可達(dá)800MHz。請(qǐng)幫我確定問題所在。感謝致敬Tarang JIndal
2020-07-31 06:07:43
你好我們計(jì)劃使用XC7Z020 PS部分的DDR3內(nèi)置控制器將其連接到2個(gè)芯片[MT41K128M16] -32位數(shù)據(jù)寬度。我們計(jì)劃再使用一個(gè)DDR3組件來支持ECC。請(qǐng)告知我們XC7Z020 PS中DDR3控制器引腳的詳細(xì)信息，包括ECC引腳詳細(xì)信息。謝謝Pench
2020-03-24 09:34:32
作者：Robert Taylor1德州儀器雙數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。哇！真夠拗口的。很多人甚至可能都不認(rèn)識(shí)這個(gè)全稱；它通常縮寫為 DDR 存儲(chǔ)器。圖 1 是 PC 中使用的 DDR 模塊圖
2018-09-18 14:11:40
目前有一個(gè)項(xiàng)目需要使用DDR3作為顯示緩存，VGA作為顯示器，FPGA作為主控器，來刷圖片到VGA上。VGA部分已經(jīng)完成，唯獨(dú)這個(gè)DDR3以前沒有使用過，時(shí)序又比較復(fù)雜，所以短時(shí)間內(nèi)難以完成，希望做過DDR3控制器的大神指點(diǎn)一二。急求！！！！
2015-11-16 09:18:59
LTC3718的典型應(yīng)用是用于DDR和QDR存儲(chǔ)器終端的高電流，高效率同步開關(guān)穩(wěn)壓控制器
2019-05-31 08:11:00
請(qǐng)問AD9361正常工作需要DDR3嗎，需要外部存儲(chǔ)器嗎？
2018-10-26 09:29:50
FPGA與DDR2存儲(chǔ)器接口DDR2控制器的設(shè)計(jì)原理是什么？DDR2控制器的應(yīng)用有哪些？
2021-04-30 06:28:13
的內(nèi)存控制器的設(shè)計(jì)與應(yīng)用.pdf基于Spartan-3+FPGA的DDR2+SDRAM存儲(chǔ)器接口設(shè)計(jì).pdf一種采用FPGA設(shè)計(jì)的SDRAM控制器.pdf用Xilinx+FPGA實(shí)現(xiàn)DDR+SDRAM控制器.pdf
2012-07-28 14:40:53
完整的 DDR、DDR2 和 DDR3 存儲(chǔ)器電源解決方案、用于嵌入式計(jì)算的同步降壓控制器 DDR memory type DDR, DDR2, DDR3, DDR3L, DDR
2022-12-20 15:03:49
本文介紹了DDR3 SDRAM 的基本特點(diǎn)和主要操作時(shí)序,給出了一種基于ALTMEMPHY宏功能的DDR3 SDRAM控制器的設(shè)計(jì)方法。詳述了控制器基本結(jié)構(gòu)和設(shè)計(jì)思想,分析了各模塊功能與設(shè)計(jì)注意事項(xiàng),并
2010-07-30 17:13:55
30 DDR3存儲(chǔ)器系統(tǒng)可以大大提升各種數(shù)據(jù)處理應(yīng)用的性能。然而，和過去幾代（DDR和DDR2）器件相比，DDR3存儲(chǔ)器器件有了一些新的要求。為了充分利用和發(fā)揮DDR3存儲(chǔ)器的優(yōu)點(diǎn)，使用一
2010-07-16 10:46:051721 
MAX17000A脈寬調(diào)制(PWM)控制器為筆記本電腦的DDR、DDR2、DDR3存儲(chǔ)器提供完整的電源方案。該器件集成了一路降壓控制器、一路可
2010-11-25 09:26:24682 
使用功能強(qiáng)大的FPGA來實(shí)現(xiàn)一種DDR2 SDRAM存儲(chǔ)器的用戶接口。該用戶接口是基于XILINX公司出產(chǎn)的DDR2 SDRAM的存儲(chǔ)控制器，由于該公司出產(chǎn)的這種存儲(chǔ)控制器具有很高的效率，使用也很廣泛，
2013-01-08 18:15:50237 基于協(xié)議控制器的DDR3訪存控制器的設(shè)計(jì)及優(yōu)化_陳勝剛
2017-01-07 19:00:3915 為了滿足高速圖像數(shù)據(jù)采集系統(tǒng)中對(duì)高帶寬和大容量的要求，利用Virtex-7 系列FPGA 外接DDR3 SDRAM 的設(shè)計(jì)方法，提出了一種基于Verilog-HDL 語言的DDR3 SDRAM
2017-11-17 14:14:023290 
本文詳細(xì)介紹了在Xilinx Virtex-6系列FPGA中使用MIG3.7 IP核實(shí)現(xiàn)高速率DDR3芯片控制的設(shè)計(jì)思想和設(shè)計(jì)方案。針對(duì)高速實(shí)時(shí)數(shù)字信號(hào)處理中大容量采樣數(shù)據(jù)通過DDR3存儲(chǔ)和讀取
2017-11-17 14:26:4324269 
為了解決視頻圖形顯示系統(tǒng)中多個(gè)端口訪問DDR3的數(shù)據(jù)存儲(chǔ)沖突，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的DDR3存儲(chǔ)管理系統(tǒng)。DDR3存儲(chǔ)器控制模塊使用MIG生成DDR3控制器，只需通過用戶接口信號(hào)就能完成DDR3
2017-11-18 18:51:256412 
針對(duì)采用DDR3接口來設(shè)計(jì)的新一代閃存固態(tài)盤（SSD）需要完成與內(nèi)存控制器進(jìn)行通信與交互的特點(diǎn)，提出了基于現(xiàn)場(chǎng)可編程門陣列（ FPGA）的DDR3協(xié)議解析邏輯方案。首先，介紹了DDR3內(nèi)存工作原理
2017-12-05 09:34:4410 其他元件，占用了寶貴的電路板空間。
Stratix? III FPGA具有專用內(nèi)置I/O電路，降低了高速DDR3存儲(chǔ)器設(shè)計(jì)的難度。觀看這一演示，了解怎樣輕松實(shí)現(xiàn)1,067 Mbps DDR3存儲(chǔ)器
2018-06-22 02:04:003477 ，如屏幕上所示。
為了更好地進(jìn)行演示，我們將使用這里所示的Stratix III DDR3存儲(chǔ)器電路板。它上面有幾個(gè)高速雙倍數(shù)據(jù)速率存儲(chǔ)器，例如DDR2 UDIMM插槽、RLD RAM
2018-06-22 05:00:008250 ，因此能夠很好地滿足上述場(chǎng)合對(duì)大量數(shù)據(jù)緩存的需求。但DDR SDRAM的接口不能直接與現(xiàn)今的微處理器和DSP的存儲(chǔ)器接口相連，需要在其間插入控制器實(shí)現(xiàn)微處理器或DSP對(duì)存儲(chǔ)器的控制。
2019-07-02 08:03:004051 
使用中速Kintex-7 325T FPGA演示DDR3控制器和接口，運(yùn)行速度高于1866 Mbps數(shù)據(jù)速率。
2018-11-30 06:21:005277 
DDR3內(nèi)存與DDR2內(nèi)存相似包含控制器和存儲(chǔ)器2個(gè)部分，都采用源同步時(shí)序，即選通信號(hào)(時(shí)鐘)不是獨(dú)立的時(shí)鐘源發(fā)送，而是由驅(qū)動(dòng)芯片發(fā)送。它比DR2有更高的數(shù)據(jù)傳輸率，最高可達(dá)1866Mbps；DDR3還采用8位預(yù)取技術(shù)，明顯提高了存儲(chǔ)帶寬；其工作電壓為1.5V，保證相同頻率下功耗更低。
2019-06-25 15:49:231736 SDRAM作為大容量存儲(chǔ)器在高速圖像處理中具有很大的應(yīng)用價(jià)值。但由于SDRAM的結(jié)構(gòu)和SRAM不同，其控制比較復(fù)雜。文章詳細(xì)介紹了 SDRAM存儲(chǔ)器的結(jié)構(gòu)、接口信號(hào)和操作方法，以及 SDRAM控制器
2021-01-26 15:30:5213 15V、雙通道 3A 單片同步降壓型穩(wěn)壓器為 DDR1、DDR2 或 DDR3 存儲(chǔ)器供電
2021-03-20 15:29:106 基于eMMC陣列的高速固態(tài)存儲(chǔ)器的研究與設(shè)計(jì)(嵌入式開發(fā)板怎么選擇)-本文首先對(duì)eMMC5.0規(guī)范進(jìn)行了研究總結(jié)，并在此基礎(chǔ)上根據(jù)系統(tǒng)指標(biāo)提出了整體設(shè)計(jì)方案。存儲(chǔ)器以FPGA作為主控制器，按照功能
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2023-09-01 16:23:19745 
電子發(fā)燒友網(wǎng)站提供《具有同步降壓控制器、2A LDO和緩沖基準(zhǔn)的TPS51916完整DDR2、DDR3、DDR3L和DDR4存儲(chǔ)器電源解決方案數(shù)據(jù)表.pdf》資料免費(fèi)下載
2024-03-13 11:24:340
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