引言

　　多內(nèi)核處理器給編程人員帶來(lái)了新的挑戰(zhàn)。在多內(nèi)核項(xiàng)目中，半數(shù)以上的成本來(lái)自軟件開(kāi)發(fā)。多內(nèi)核編程的具體挑戰(zhàn)是非對(duì)稱多內(nèi)核處理器 (AMP)，因?yàn)槠渲邢嗤钠骷旭v留著 RISC 與 DSP 內(nèi)核等不同類型的處理單元。這主要是因?yàn)?a target="_blank">操作系統(tǒng) (OS) 對(duì)資源管理與負(fù)載均衡的支持非常薄弱甚至根本沒(méi)有，導(dǎo)致可擴(kuò)展性差與資源利用率低。德州儀器 (TI) 創(chuàng)新型 KeyStone II 多內(nèi)核架構(gòu)提供專用硬件幫助實(shí)現(xiàn)調(diào)度與負(fù)載均衡功能，可簡(jiǎn)化多內(nèi)核可編程性。KeyStone II通過(guò)這些措施實(shí)現(xiàn)了多內(nèi)核編程的性能突破。

　　AMP 編程挑戰(zhàn)

　　隨著多內(nèi)核技術(shù)的演進(jìn)，越來(lái)越多的 SoC 提供對(duì)稱多內(nèi)核架構(gòu)實(shí)現(xiàn)低成本以及更高的性能。典型的 AMP 具有運(yùn)行在不同操作系統(tǒng)上的異構(gòu)內(nèi)核、硬件加速器以及非所有內(nèi)核共享的分布式存儲(chǔ)器。在對(duì)稱多內(nèi)核處理器 (SMP) 應(yīng)用中，內(nèi)核完全相同并運(yùn)行支持相同共享存儲(chǔ)器架構(gòu)的相同操作系統(tǒng)，因此使用操作系統(tǒng)帶來(lái)的內(nèi)核間通信、調(diào)度以及負(fù)載均衡功能相對(duì)而言更為直接。AMP 器件的編程需要更高的并行編程技能，才能通過(guò)控制和協(xié)調(diào)不同的內(nèi)核及操作系統(tǒng)實(shí)現(xiàn)可滿足單內(nèi)核或 SMP 編程需求的高穩(wěn)定性及高性能。

　　傳統(tǒng)非對(duì)稱多內(nèi)核處理要求在編譯時(shí)對(duì)多內(nèi)核資源進(jìn)行靜態(tài)分區(qū)。這樣做難度往往較大，因?yàn)檫\(yùn)行時(shí)的軟件加載不能提前判別，尤其是 4G LTE、LTE Advanced 以及云計(jì)算等尖端技術(shù)。一般解決辦法是預(yù)留額外的空間，以確保系統(tǒng)在最惡劣應(yīng)用條件下也能正確運(yùn)行。資源過(guò)度分配的不利影響是資源利用不足，最終會(huì)導(dǎo)致產(chǎn)品成本上升。另一方面，首次使用時(shí)或者引入新功能、需要現(xiàn)場(chǎng)強(qiáng)化或需求改更時(shí)，手動(dòng)重新分區(qū)及軟件優(yōu)化會(huì)帶來(lái)大量的軟件工作。

　　同步性及處理器間通信 (IPC) 的效率在多內(nèi)核編程過(guò)程中至關(guān)重要。缺乏對(duì)各種同步性與 IPC 機(jī)制的適當(dāng)硬件支持，會(huì)因過(guò)多的軟件開(kāi)銷(xiāo)而導(dǎo)致多內(nèi)核利用低下，降低系統(tǒng)性能。

　　這對(duì) AMP 多內(nèi)核系統(tǒng)而言尤為如此，因?yàn)殡y以實(shí)現(xiàn)軟件可擴(kuò)展性與靈活性。

　　多內(nèi)核導(dǎo)航器助力實(shí)現(xiàn)創(chuàng)新

　　多內(nèi)核導(dǎo)航器是一種基于數(shù)據(jù)包的創(chuàng)新基礎(chǔ)設(shè)施，支持?jǐn)?shù)據(jù)傳輸與多內(nèi)核控制。TI 異構(gòu) KeyStone 架構(gòu)完美整合了 DSP Core-Pac、ARM? CorePac、硬件 AccelerationPac 以及 I/O 外設(shè)。它們不但可通過(guò) TeraNet 進(jìn)行物理互連，而且可通過(guò)多內(nèi)核導(dǎo)航器進(jìn)行邏輯互連。在 TI KeyStone II 架構(gòu)中，多內(nèi)核導(dǎo)航器不但包含可容納 1.6 萬(wàn)個(gè)硬件隊(duì)列的隊(duì)列管理器，通常存放指向各種數(shù)據(jù)包(由描述符及數(shù)據(jù)有效負(fù)載組成)的指針，而且還包含 8 個(gè) 3,200 MIPS uRISC、用于傳輸數(shù)據(jù)的數(shù)據(jù)包 DMA 以及支持 100 萬(wàn)個(gè)描述符的硬件數(shù)據(jù)結(jié)構(gòu)。此外，還可在 AccelerationPac 與 I/O 子系統(tǒng)中構(gòu)建數(shù)據(jù)包 DMA，這樣多內(nèi)核導(dǎo)航器無(wú)需內(nèi)核干預(yù)，便可將數(shù)據(jù)從任何單元傳輸至任何端點(diǎn)。

　　多內(nèi)核導(dǎo)航器為 CorePac、AccelerationPac 以及 I/O 提供統(tǒng)一接口，可將硬件隊(duì)列用于圖 1 所示的不同系統(tǒng)端點(diǎn)。這可為所有 IP 塊提供支持通用通信方式的 AMP 系統(tǒng)。多內(nèi)核導(dǎo)航器可充分利用內(nèi)建在隊(duì)列管理器中的 uRISC 內(nèi)核來(lái)管理流量路由、IPC、資源管理、調(diào)度以及負(fù)載均衡，從而可優(yōu)化和加速數(shù)據(jù)流。各種任務(wù)可由隊(duì)列管理器按需派送和分配給負(fù)載最輕的內(nèi)核或 IP 子系統(tǒng)。

　　圖 1：多內(nèi)核導(dǎo)航器子系統(tǒng)

　　多內(nèi)核導(dǎo)航器可提供高效率內(nèi)核間通信機(jī)制。硬件隊(duì)列與數(shù)據(jù)包 DMA 是 IPC 的基本構(gòu)建塊。某些隊(duì)列經(jīng)過(guò)精心設(shè)計(jì)，可對(duì) IPC 內(nèi)核產(chǎn)生中斷。多內(nèi)核導(dǎo)航器內(nèi)部的 uRISC 內(nèi)核使用可編程中斷通知功能實(shí)現(xiàn)自動(dòng)隊(duì)列監(jiān)控與管理。多內(nèi)核導(dǎo)航器可充分限制軟件開(kāi)銷(xiāo)，降低同步時(shí)延，并可提高 IPC 吞吐量。此外，它還支持無(wú)鎖編程模型。圖 2 是使用多內(nèi)核導(dǎo)航器的 IPC 示意圖。

　　圖 2：使用多內(nèi)核導(dǎo)航器實(shí)現(xiàn)處理器間的通信

　　雖然采用 TI KeyStone II 硅芯片架構(gòu)已經(jīng)解決了多內(nèi)核挑戰(zhàn)，但只有應(yīng)用軟件開(kāi)發(fā)人員充分發(fā)揮多內(nèi)核性能，才能真正實(shí)現(xiàn)這種硬件架構(gòu)的各種優(yōu)勢(shì)。在軟件方面，TI 正在投資標(biāo)準(zhǔn)編程方法，讓支持多內(nèi)核導(dǎo)航器的 KeyStone II 的各項(xiàng)優(yōu)勢(shì)充分體現(xiàn)在應(yīng)用中。行業(yè)中及學(xué)術(shù)界已經(jīng)涌現(xiàn)出大量有望成為標(biāo)準(zhǔn)的多內(nèi)核編程趨勢(shì)。所有這些方法的共同之處在于應(yīng)用軟件開(kāi)發(fā)人員先通過(guò)語(yǔ)言表達(dá)，采用特定手段描述其應(yīng)用的并行性，然后再映射至底層運(yùn)行時(shí)。該運(yùn)行時(shí)可掌控將過(guò)程映射至底層硬件架構(gòu)。

　　Navigator Runtime 是一個(gè)可擴(kuò)展薄軟件層，可幫助多內(nèi)核導(dǎo)航器實(shí)現(xiàn)更高水平的并行編程性能，提高可擴(kuò)展性、移植性及效率。對(duì) AMP 編程挑戰(zhàn)而言，多內(nèi)核導(dǎo)航器和 Navigator Runtime 的完美結(jié)合是一款功能強(qiáng)大的獨(dú)特解決方案。

　　Navigator Runtime 的主要功能是將工作任務(wù)分配給多個(gè)內(nèi)核。先將工作任務(wù)放入待執(zhí)行的虛擬隊(duì)列，然后由嵌入在多內(nèi)核導(dǎo)航器硬件中的 uRISC 內(nèi)核執(zhí)行中央調(diào)度。調(diào)度器根據(jù)優(yōu)先級(jí)、原子性以及本地性選擇工作任務(wù)，然后分配給軟件分配器。軟件分配器是駐留在每一個(gè)內(nèi)核中的 Navigator Runtime 的必備部件。分配器隨即將每項(xiàng)工作任務(wù)發(fā)送至處理元件執(zhí)行，處理元件可能是內(nèi)核、AccelerationPac 或 I/O 端點(diǎn)中的線程。

　　充分發(fā)揮多內(nèi)核導(dǎo)航器的作用，工作任務(wù)制定者及使用者的抽象可由 Navigator Runtime 完成。將嵌入式 uRISC 內(nèi)核用于集中調(diào)度工作(無(wú)需消耗主 DSP 或 ARM? 內(nèi)核的 MIPS)，可實(shí)現(xiàn)低開(kāi)銷(xiāo)、低時(shí)延以及每個(gè)內(nèi)核 25 萬(wàn)個(gè)任務(wù)的高吞吐量，實(shí)現(xiàn)無(wú)與倫比的并行編程性能。
圖 3 主要展示 Navigator Runtime 概念及其與多內(nèi)核導(dǎo)航器的互動(dòng)。