·如果前級操作時間小于后級操作時間，必須通過復制邏輯，將數據流分流和并行預處理，或者在前級對數 據采用存儲、后處理方式、否則會造成后級數據溢出。所以怎樣平衡各個模塊的處理時間，在設計中要給予適當的考慮。

數據接口的同步

·如果輸入數據的節拍和本系統處理時鐘同頻，可以直接用本系統的主時鐘對輸入數據寄存器進行采樣，完 成輸入數據的同步化。

·如果輸入數據和本系統的處理時鐘是異步的，要用處理時鐘對輸入的數據做兩次（或多次）寄存器采樣， 完成輸入數據的同步化。兩次（或多次）采樣的作用是抑制亞穩態的傳播，適用于對少量對錯誤不敏感的功能單元。

·為了避免異步的時鐘域產生錯誤的采樣電平，一般使用RAM、FIFO存 儲的方法完成異步時鐘域的數據轉換，在輸入端口使用上一級時鐘寫數據，在輸出端口使用本級時鐘來讀數據，能夠非常方便地完成異步時鐘域之間的數據交換。

時序電路設計

圖3給出了時序電路的一般結構。

首先是庫說明語句Library declarations。接著是實體 結構，給出實體模塊的名稱Entity,由Port引出的輸入輸出的清單。再后面是結構體，然后是 內部信號說明。接著設置了一個狀態進程，定義存儲元件，進程名稱為State process,敏感的清單一般是存儲元件，reset、next state、Input等信號，是存儲元件的輸入信號，在這些信號下，進程會激活。然后是狀態進程的Begin， 開始以后對狀態的元件進行VHDL描述，順序描述完以后，結束狀態進程。下面的設置是組合進程，這個進程的敏感清單通常包括所 有的輸入。接下來是進程的Begin,在Begin里頭給出了規定組合邏輯的VHDL描 述，最后是進程結束與結構體結束。

前面已經講過，FPGA設計盡量采用同步設計。這里要考慮同步硬件的RTL描 述。描述設計的寄存器到寄存器的功能，即描述寄存器之間組合邏輯的功能。

有效編碼方式和If-Then-Else比較

在組合進程和狀態進程中，都可能會用到If-Then-Else和case語 句，綜合出來的結果和組合邏輯情況一樣，都會有不同，case語句用一個模塊來實現，If-Then-Else用 帶有特權編碼的譯碼器實現。

在組合進程和狀態進程中，用If-Then-Else和case語 句帶來的問題

對Case語句的要求

一般情況下，如果不需要特權編碼，建議用Case語句。組合邏輯上，要求Case語 句對所有分支進行定義，如果有幾don't care輸出也可以利用，能夠節省描述方式。Case語 句能節省資源，減少延時。

Case語句在組合進程和時序進程中帶來的問題

·Case 語句在組合的進程（VHDL）或 在always語句（Verilog）中：

要求在case語句中，對所有分支中的所有輸出必須定義，才能防止出現鎖 存；如果不是所有的分支都定義了，可以在case語句之前利用一個缺省語句來防止鎖存的產生。

·C語句在時序進程（VHDL）或在always語 句（Verilog）中：

如果在Case語句的分支中有的輸出沒有定義，就會產生一個時鐘的使能信 號，這個信號并不出現錯誤，但是可能會產生一個很長的時鐘使能方程式，使設計不能實現。那么在case語句之前利用一個缺省語 句防止不必要的時鐘使能產生。

FPGA設計常用的一些模塊有：存儲單元、全局時鐘資源和鎖相環、全局復位／置位信號、高速串行收發器等，下 面做簡要介紹。

鎖存器與寄存器

鎖存是電平有效，在電平有效的情況下，輸入送到輸出；寄存器是時鐘沿有效，當時鐘到的時候才輸出。在 邏輯單元里頭除了查找表外都有寄存器，所以建議大家使用沿有效的寄存器，不要用增加組合邏輯來實現的鎖存器。

時鐘使能

VHDL程序的編碼方式將決定是不是利用時鐘使能信號，時鐘使能使得時序約束更容易控制。

鎖存與變量

推薦分配一個初始值或者信號給變量，就不會有反饋出現，如果一個變量沒有分配初始值，獲得一個信號鎖 存就要產生，可能引起設計功能不正確。鎖存的產生和變量的情況一樣，不要有不確定的條件產生。

DFF利用rising_edge

觸發器利用語句rising_edge（clk） 時鐘的上升沿，如果時鐘的上升沿來了，則數據給定，這是寄存。rising_edge是IEEE的 函數，是在1164的軟件包里定義的一個函數，規定了信號值必須是0和1，X、Z到1轉 換是不允許的，三態到1的轉換是不允許，必須是0到1。

DFF利用clk'event and clk=1