大家好，歡迎Vivado的一個快速演示，它是xilinx新的設計套件，應用到7系列和以上的系列器件。
2012-04-25 08:55:55
2192 電子發燒友網訊 ：Altera 公司與FPGA高性能知識產權（IP）內核領先供應商Northwest Logic2012年11月14號宣布，開始提供硬件成熟的1，600 Mbps低延時DRAM （RLDRAM） 3存儲器接口解決方案，可用于
2012-11-15 09:32:59795 IP核描述 10 Giga Ethernet Sub System , 參考文檔PG157： https://www.xilinx.com/support/documentation
2020-12-30 12:56:302887 
鎖相環基本上是每一個fpga工程必不可少的模塊，之前文檔xilinx 7 系列FPGA時鐘資源對xilinx fpga的底層時鐘資源做過說明，但是對于fpga的應用來說，使用Clocking Wizard IP時十分方便的。
2023-06-12 17:42:032883 
上文XILINX FPGA IP之Clocking Wizard詳解說到時鐘IP的支持動態重配的，本節介紹通過DRP進行MMCM PLL的重新配置。
2023-06-12 18:24:035528 
推出的FPGA設計工具集搭配Zynq UltraScale+ RFSoC會提供所有生產用的IP以及一些通用功能的IP庫，用戶在搭建自己設計時可以用到。這些IP集成模塊可以輕松的導入Xilinx Vivado設計工具，所有IP都支持AXI4協議并且可以無縫對接Xilinx提供的IP資源。
2019-02-13 10:53:594004 在win8.1 pc上使用Vivado 2014.1，MIG IP生成器在啟動時收到Windows錯誤。相同的安裝文件已加載到win7 pc上，MIG IP生成器運行正常。在Win8.1機器上，我
2018-12-07 11:18:46
怎樣能使35集成器運行起來？連完電路，三極管導通，35應該通電工作輸出高電平才對。為啥工作不了？
2021-10-20 14:06:11
`無線充方案：IP6806 10W過QI認證 全集成 方案概述IP6806 是一款無線充電發射端控制SoC 芯片， 兼容WPC Qi v1.2.4 最新標準，支持 A11 或A11a 線圈，支持5W
2020-01-17 14:26:50
IP核生成文件：XilinxAlteraIP 核生成文件：（Xilinx/Altera同） IP 核生成器生成ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則
2012-08-12 12:21:36
XILINX ISE 14.7，我想建立一個工程，里面要調用之前別人的包含SRAM IP核的模塊，需要使用.v和.ngc文件，可是不知道那個.ngc文件該怎么使用，是copy到自己工程目錄然后在工程里面添加進去嗎？為什么加進去后我的工程文件層次就亂了。。。
2015-04-18 14:21:49
下載到板子測試的時候，卻得不到輸出數據，求大神幫忙看看是否是代碼的問題呢？多謝啦library IEEE;use IEEE.STD_LOGIC_1164.ALL;use
2016-12-23 12:53:46
最近收集了一些 xilinx FIFO IP的資料整理了一下拿出來大家分享分享。
2013-05-11 08:36:29
嗨，出于移植和維護的原因，我需要安裝Xilinx ISE 10.1 Foundation，完全支持所有FPGA，尤其是Virtex-5 XC5VFX70T。我有這個版本的有效許可證（即注冊ID）但我
2018-11-15 11:30:24
Xilinx TCP_IP協議實現
2012-08-17 09:03:39
大家好，我擁有Xilinx Vivavo 14.4和Matlab 2015a，當我試圖將兩者集成到系統生成器時，我得到的錯誤是“沒有matlab exixting的余地”我該怎么辦，請幫助我
2020-05-05 08:09:03
嗨， 我正在尋找一個數字多相上變頻器。 我在Altera的應用筆記和設計實例中找到了一些。 只是想知道Xilinx有沒有任何應用筆記和系統生成器設計實例？謝謝，將以上來自于谷歌翻譯以下為原文Hi,I
2019-01-30 10:08:42
我在Xilinx核心生成器（vivado 2016.2）生成的AsynFifo（獨立時鐘塊Ram，FIFO生成器版本13.1）上遇到了問題。設置如下：輸入數據寬度：260輸入數據寬度：520問題是當
2020-05-05 17:41:49
`Xilinx系列FPGA芯片IP核詳解（完整高清書簽版）`
2017-06-06 13:15:16
有沒有大神可以提供xilinx FPGA的FFT IP核的調用的verilog 的參考程序，最近在學習FFT的IP核的使用，但是仿真結果有問題，所以想找些參考設計，謝謝
2016-12-25 17:05:38
嗨，我在系統生成器2014中使用黑盒子.4在模擬模式下選擇vivado模擬器。如果我運行該項目它正常工作，但如果我在系統生成器或黑盒vhdl中更改某些內容，則會出現此錯誤：Xilinx模塊庫中發
2018-10-30 11:07:57
本帖最后由 何立立 于 2018-1-9 17:29 編輯
在Microblaze系統中添加用戶自定義IP，可以使用Xilinx Platform Studio (XPS) Create
2018-01-09 14:53:42
以及用于約束文件的編輯 Constraint Editor 等。? 綜合（Synthesis） ISE 的綜合工具不但包括了 Xilinx 自身提供的綜合工具 XST，同時還可以集成 Mentor
2018-09-27 09:29:57
介紹ViCANdo工具支持的另外一個功能：XCP解析功能集成。
2020-12-28 07:41:52
Vivado中xilinx_courdic IP核(求exp指數函數)使用
2021-03-03 07:35:03
本帖最后由 lee_st 于 2017-11-2 15:01 編輯
《FPGACPLD設計工具──Xilinx+ISE使用詳解》第 1 章 ISE 系統簡介
2017-11-02 10:02:32
除了在Xilinx官網上在哪里能下載到Xilinx IP Core 及license？ 如FFTFIRCORDIC核等！
2013-06-20 23:51:39
Logic組件仍在使用中。如果我使用Xilinx / Logicore DMA，請確認它沒有使用任何將超時的Northwest Logic DMA系統。如果它不使用和Northwest Logic組件，我將在我能夠達到銷售時立即訂購該板，并且在該板中不存在與以太網相關的另一個問題。謝謝！
2019-10-08 07:54:35
System View公司是一家位于美國加州的早期創業型公司，公司的主要產品和業務是設計開發當今嵌入式系統集成開發所使用的工具，打破傳統，推出更加高效便捷的開發工具。近期該公司推出一款嵌入式系統開發工具，命名為“可視化系統集成器（VSI）”。
2019-10-09 07:56:13
設備接口，如 NVMe? 固態盤和主機處理器內置 100G EMAC 硬 IP，用于高速 100G 網絡接口DDR4 和 LPDDR4 內存接口協同優化工具和調試方法Vivado? ML， Vitis
2022-11-25 16:29:20
大家好我可以在Matlabwith Vivado上安裝Xilinxsystem生成器嗎？有了ISE，有一個應用程序調用System Generator Matlab Configuration
2018-12-27 10:57:02
HI， 我正在嘗試使用浮點IP在Zedboard上生成一個系統（SoC）（使用VIVADO 2016.4）。由于這個IP具有分層接口，我使用AXI DMA將此ip添加到AXI系統總線。但現在我的問題是如何使用Xilinx SDK檢查此IP？ （表示如何向IP發送輸入以及如何檢查輸出）。謝謝
2020-05-26 14:04:10
你好，我對Xilinx工具的自下而上合成流程有一些疑問。由于我對這個領域很新，所以我只知道ISE和XST。在我的頂級設計中，我實例化了幾個優化的多線程（不是庫中的標準乘法器），但我不希望它們在綜合
2019-03-22 06:51:51
，它們具有eval和完整版本的IP，但是當您使用設計中提供的tcl腳本創建項目時，它使用NWL IP的eval版本創建項目。我想知道是否有人知道eval版本的實際限制是什么，以及是否可以使用完整版IP的許可證來使用Northwest Logic提供的后端DMA創建新設計。祝你有個好的一天，史蒂夫
2019-09-19 08:25:52
我想使用系統生成器來生成sinc信號。但我不知道在哪里可以獲得這個系統生成器？這是xilinx ISE設計工具的一部分。如果是這樣，請告訴我如何使用它來生成sinc信號？謝謝以上來自于谷歌翻譯以下
2019-01-28 06:37:12
如何利用Xilinx FPGA和存儲器接口生成器簡化存儲器接口？
2021-05-06 07:23:59
您好，我被要求執行序列生成器。我已經用紙做過一切，但我不知道如何在Xilinx上正確創建它。我完成了轉換表和輸出表。我的輸出函數已經用karnaugh等進行了簡化。但是當我實現它時，我認為它在
2019-01-10 10:39:50
將Xilinx SDK集成到現有的構建系統中？除了確保ARM工具鏈二進制文件是可訪問的之外，還需要使用像gcc -'s -isystem選項這樣的東西來確保交叉編譯器的頭文件文件在本機標頭之前找到。我也
2020-05-20 10:06:37
我想用ip核心生成器實現DCM，但我無法實現設計。我有這個錯誤。我認為問題出在.ucf檔案中。請幫幫我
2019-07-24 12:11:54
大家好！！！ 我正在使用xilinx系統生成器實現ofdm。在發送器部分，對于星座映射，我使用的是16位QAM，這是一個matlab文件。通過使用“Mcode塊”，我有點將matlab包含
2019-04-19 10:32:12
無線充方案：IP6806 5W過QI認證 全集成概述IP6806 是一款無線充電發射端控制SoC 芯片， 兼容WPC Qi v1.2.4 最新標準，支持 A11 或A11a 線圈，支持5W、蘋果
2021-09-11 10:03:44
嗨，視頻測試模式生成器IP模塊需要一個免費許可證，我已從Xilinx下載，添加到我的許可證文件中，并加載到Vivado for Ubuntu。 TheLicense Manager看到它，但是當我
2019-01-02 14:34:16
5V輸入雙節串聯鋰電池升壓充電IC——IP2325一、產品簡介：IP2325是一款支持雙節串聯鋰電池/鋰離子電池的升壓充電管理 IC。IP2325集成功率 MOS，采用同步開關架構，使其在應用時僅需
2022-11-18 19:58:20
你能告訴我用戶邏輯是什么嗎？我理解的是user_logic是vhdl模板的主/從ip實現的？我對嗎？無論如何，如果你能詳細說明一下，我會很高興非常感謝您的幫助!!
2019-11-11 13:54:56
。（http://www.xilinx.com/support/answers/54025.html）但是我找不到與我正在使用的完全相同的內存。我嘗試過使用xilinx mig（內存接口生成器）ip并創建
2020-04-23 08:44:28
親愛的Xilinx：光纖通道IP核支持VII pro，V4 FX，它們都有ppc硬核，但自從V5 FXT宣布這么長時間以來，為什么V5 FXT不支持這個核心？V4 FX中的光纖通道IP核可以4Gbps運行，但V5 LXT只能運行2Gbps。謝謝
2020-06-02 12:30:33
IJF編碼是什么原理？如何實現IJF編碼？采用FPGA和集成器件來實現IJF編碼
2021-04-13 06:56:04
使用的人太少了，xilinx就沒有做這些加密IP的庫，也不提供任何技術支持，除非你自己去折騰。。。除了仿真工具，另外也有一些第三方的EDA的工具可以用于XILINX的FPGA開發。下面是我自己從
2013-03-14 11:49:58
FPGACPLD設計工具——Xilinx ISE使用詳解的主要內容:第1章 ISE系統簡介第2章 工程管理器與設計輸入工具第3章 ModelSim仿真工具第4章 ISE中集成的綜合工具第5章 約束第6章
2009-07-24 16:06:58
197 Xilinx ISE Design Suite 12.4 現在將更好地幫助您全面提升和改進設計。
Spartan-6 FPGA 將靜態功耗削減 30%，性能提升 12%
AMBA 4 AXI4 工具和 IP 支持現已開始投產，可滿足即插即用
2010-12-23 21:55:071294
CMOS集成雙環合成器
環路的輸出頻率
2008-04-21 14:32:57748 
什么是Application Logic
英文縮寫: Application Logic
中文譯名: 應用邏輯
分 類: IP與多媒體
解 釋: 一個應
2010-02-22 10:17:18904 集成鎖相環頻率合成器,什么是集成鎖相環頻率合成器
頻率合成的歷史
頻率合成器被人們喻為眾多電子系統
2010-03-23 11:45:44770 MIPS和Virage Logic合作提供優化嵌入式內存IP
美普思科技公司（MIPS Technologies, Inc.）和備受半導體業界信賴的IP伙伴Virage Logic 共同宣布
2010-04-07 09:44:26452 通過將第三方IP集成到NI LABVIEW軟件中，您可以使用許多為XILINX現場可編程門陣列（FPGA）精調過的算法實現高性能，并且提高代碼重用度。LABVIEW FPGA模塊為導入外部IP提供了兩個方法：組件級知識產權（CLIP）節點和結合XILINX核心生成器的IP集成節點。本技
2011-03-15 13:25:5890 IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》C
2012-08-15 15:57:0935 美國加州圣何塞，2014年9月30日 ─ 全球知名的電子設計創新領導者Cadence設計系統公司（NASDAQ： CDNS）今日宣布其豐富的IP組合與數字和定制/模擬設計工具可支持臺積電全新的超低功耗（ULP）技術平臺。
2014-10-08 19:24:35907 Xilinx FPGA工程例子源碼：Xilinx TCP_IP協議實現
2016-06-07 14:54:5731 Xilinx FPGA工程例子源碼：Xilinx 的IP：1024點FFT快速傅立葉變換
2016-06-07 15:07:4551 Synopsys公司發布了新DesignWare 混合IP原型工具包，其集成了基于ARMv8基礎平臺的虛擬開發工具包（VDK）和DesignWare IP原型工具包。 混合IP原型工具包為軟件工程
2017-02-09 03:56:21295 Xilinx針對不同類型的調試IP核，提供了不同的核生成器。本節重點介紹Xilinx Core Generator Tool（Xilinx IP核生成器）所支持的ChipScope Pro調試IP核ICON、ILA、VIO和ATC2及其屬性
2017-02-11 07:14:11761 
當ISE調用ModelSim進行仿真的時候，如果在FPGA設計中使用了Xilinx提供的的IP core或者其他的原語語句，ModelSim不添加Xilinx相應的庫文件的話，是無法仿真的。
2017-02-11 15:22:371274 
Express Logic 的 ThreadX RTOS 現已支持 MIPS 64 位 I6400 CPU 2017 年 3 月 14 日 ─ Imagination Technologies
2017-04-10 10:12:491573 。 使用Xilinx內核生成器IP函數實現FPGA VI中不同的Xilinx內核生成器IP。LabVIEW使用IP集成節點實現上述函數。函數名稱和說明來自于Xilinx數據表。單擊Xilinx內核生成器配置對話框的數據表按鈕，了解IP內核的詳細信息。 選板隨終端變化且僅顯示FPGA設備系列支持的IP。
2017-11-18 05:54:051286 僅支持FPGA設備支持的IP。并非全部FPGA設備系列均支持所有IP。關于FPGA設備支持的詳細信息，見IP數據表。單擊Xilinx內核生成器配置對話框的數據表按鈕，了解IP內核的詳細信息。 注： Xilinx提供并維護Xilinx內核生成器IP。由于Xilinx可能不再支持或更新早期版本的IP內核。
2017-11-18 05:55:514465 LabVIEW使用IP集成節點方便的整合Xilinx內核生成IP至FPGA VI。按照下列步驟添加Xilinx內核生成器IP至FPGA VI。 1、在支持的FPGA終端下新建一個空白VI，并顯示VI
2017-11-18 05:56:221746 All Programmable技術和器件的全球領先企業賽靈思公司（Xilinx， Inc.，（NASDAQ:XLNX））宣布，將在2月7日- 10日歐洲最大規模系統集成展ISE 2018
2018-02-09 12:55:267389 Xilinx是全球領先的可編程邏輯完整解決方案的供應商。Xilinx研發、制造并銷售范圍廣泛的高級集成電路、軟件設計工具以及作為預定義系統級功能的IP（Intellectual Property）核。
2018-03-23 11:00:2938729 用戶可以使用IP集成器連接IP模塊創建復雜的系統設計。通過接口構建基于模塊的設計，一般情況下接口包含多個總線和大量的信號線。因此，為了方便在硬件上調試那些包含大量接口的設計，就需要驗證設計的接口連接。
2018-04-18 15:28:242978 
在xilinx下每種操作其實都對應著一種工具，邏輯綜合，網表與constraint fie的合并，布局布線等等。下面就對各個工具做一個總結。 1、XST(Xilinx Synthesis
2018-05-28 11:42:148910 Xilinx（賽靈思）是全球領先的可編程邏輯完整解決方案的供應商。Xilinx研發、制造并銷售范圍廣泛的高級集成電路、軟件設計工具以及作為預定義系統級功能的IP（Intellectual
2018-11-26 08:21:002022 
通過探索答案，文檔或使用社區論壇與同行聯系，在Xilinx支持站點上查找解決方案。
2019-01-16 07:40:002383 了解Vivado中的Logic Debug功能，如何將邏輯調試IP添加到設計中，以及如何使用Vivado Logic Analyzer與邏輯調試IP進行交互。
2018-11-30 06:22:003107 即將推出的Xilinx ST 2059 IP內核的早期技術演示展示了將時序和同步功能集成到ST 2022網絡中，并將針對KC705Kintex?-7評估平臺。
2018-11-28 06:19:002887 Xilinx Logicore IP直接數字合成器（DDS）編譯核心采用Axi4流兼容接口，實現高性能、優化的相位生成和相位-正弦電路。
2019-09-09 08:00:0020 xilinx logicore?ip塊內存生成器（bmg）核心是一個高級內存構造函數，它使用xilinx fpgas中的嵌入式塊ram資源生成面積和性能優化的內存。用戶可以快速創建優化的內存，以利
2019-10-30 08:00:005 蘋果似乎正在為 Mac 用戶準備新版 Logic Pro X 并讓其支持 Live Loops 功能。事實證明該功能在 iPad 版的 Garageband 中很受歡迎，現在蘋果希望將這種體驗擴展到 Logic Pro 用戶身上。
2020-03-30 14:58:471872 DDR對于做項目來說，是必不可少的。一般用于數據緩存和平滑帶寬。今天介紹下Xilinx DDR控制器MIG IP核的例化及仿真。 FPGA芯片：XC7K325T（KC705） 開發工具：Vivado
2020-11-26 15:02:117386 
Xilinx FIR IP的介紹與仿真 1 xilinx fir ip 簡介 1）符合 AXI4-Stream 的接口 2）高性能有限脈沖響應（FIR），多相抽取器，多相內插器，半帶，半帶抽取
2020-10-30 12:29:01511 Xilinx LogiCORE IP塊內存生成器（BMG）內核是一種高級內存構造函數，它使用XilinxFPGAs中的嵌入式塊RAM資源生成區域和性能優化的內存。
2020-12-09 15:31:0022 本文介紹如何在 vivado 開發教程(一) 創建新工程 的基礎上, 使用IP集成器, 創建塊設計。
2022-02-08 10:47:392090 
沒有加水印，被人撿了個便宜，吃一塹長一智，以后注意保護自己的勞動成果。沒辦法自己重新寫一下吧。? ?? 目前vivado已成為Xilinx FPGA開發的主流工具，而ISE基本很少人在用了。vivado是一款優秀開發FPGA開發工具，雖然存在很多bug，但是集成了這么多功能以及能夠
2021-03-29 14:09:5216373 
為了使設計人員能夠快速集成ST-DDR4支持，該過程從Xilinx Vivado開發環境中生成的現有8Gb DDR4 SDRAM-2666存儲器接口生成器（MIG）開始。
2022-11-17 14:35:21668 
Xilinx LabTools工具是Xilinx FPGA單獨的編程和調試工具，是從ISE或Vivado中獨立出來的實驗室工具，只能用來下載FPGA程序和進行ILA調試，支持所有的FPGA系列，無需
2023-03-28 10:46:564755 DDS（Direct Digital Frequency Synthesizer） 直接數字頻率合成器，本文主要介紹如何調用Xilinx的DDS IP核生成某一頻率的Sin和Cos信號。
2023-07-24 11:23:291728 
IP6822 全集成15W無線充方案soc 支持PD快充輸入BPP認證ip6822規格書
IP6805U IP6806 IP6822 IP6808 附相關原理圖/規格書/BOM等現ip
2023-08-24 10:37:47907 
在給Vivado中的一些IP核進行配置的時候，發現有Shared Logic這一項，這里以Tri Mode Ethernet MAC IP核為例，如圖1所示。
2023-09-06 17:05:12529 
上文XILINX FPGA IP之FIFO對XILINX FIFO Generator IP的特性和內部處理流程進行了簡要的說明，本文通過實際例子對該IP的使用進行進一步的說明。本例子例化一個讀數據位寬是寫數據位寬兩倍的FIFO，然后使用讀時鐘頻率：寫時鐘頻率=2:3，進行簡單的FIFO跨時鐘域操作。
2023-09-07 18:31:35759 
Xilinx LogiCORE IP視頻定時控制器內核是一款通用視頻定時生成器和檢測器。該內核可通過完整的寄存器集進行高度編程，從而控制各種定時生成參數。這種可編程性與一組全面的中斷位相結合，可輕松集成到處理器系統中，實現對模塊的實時系統控制。視頻定時控制器提供一個可選的AXI4-Lite兼容接口。
2023-10-16 11:06:40292 
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