IP CORE CORDIC ALGO EC/ECP CONF
2023-03-30 12:01:20
IP CORE CORDIC ALGO ECP3 CONF
2023-03-30 12:01:21
IP CORE CORDIC ALGO ECP2 CONF
2023-03-30 12:01:21
IP CORE CORDIC ALGO ECP2M CONF
2023-03-30 12:01:21
IP CORE CORDIC ALGO SC/SCM CONF
2023-03-30 12:01:21
IP CORE CORDIC ALGO XP2 CONF
2023-03-30 12:01:21
IP CORE CORDIC ALGO XP CONF
2023-03-30 12:01:21
從網(wǎng)上下載的CORDIC例程（應(yīng)輸出正弦波，仿真不對），求教，看看問題出在哪里,謝謝！
2016-02-22 11:38:05
使用Xilinx ISE 13.1的IP核CORDIC 4.0以下是提示信息：ERROR:coreutil - Exception caught when running XST synthesis
2013-09-01 20:09:00
IP核生成文件：XilinxAlteraIP 核生成文件：（Xilinx/Altera同） IP 核生成器生成ip 后有兩個文件對我們比較有用，假設(shè)生成了一個 asyn_fifo 的核，則
2012-08-12 12:21:36
我有在有l(wèi)icense生成的IP核，想移植到其它沒有l(wèi)icense的計算機(jī)上使用，請問怎樣才能使用 是直接把xco和.v文件復(fù)制過去就可以刻么？
2013-10-25 23:58:02
你好，我在使用Xilinx網(wǎng)站的IP核時遇到了一些問題。我已經(jīng)下載了Vivado Webpack，也為此同時下載了IP-Core的許可證。Vivado Webpack工作正常，但我看不到我下載
2018-12-24 13:50:01
XILINX ISE 14.7，我想建立一個工程，里面要調(diào)用之前別人的包含SRAM IP核的模塊，需要使用.v和.ngc文件，可是不知道那個.ngc文件該怎么使用，是copy到自己工程目錄然后在工程里面添加進(jìn)去嗎？為什么加進(jìn)去后我的工程文件層次就亂了。。。
2015-04-18 14:21:49
。問題：我申請了license，但是還是不能生成bit流文件，還是提示license不對，求用過的人幫下忙，看是什么問題？如果誰用過jesd204b這個IP核，請聯(lián)系我，有重謝。
2018-10-10 18:03:55
`Xilinx FPGA入門連載73：波形發(fā)生器之IP核CORDIC（正弦波）配置特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1jGjAhEm 1
2016-04-24 18:57:15
`Xilinx FPGA入門連載74：波形發(fā)生器之IP核CORDIC（正弦波）功能仿真特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1jGjAhEm 1
2016-04-25 08:33:11
`Xilinx系列FPGA芯片IP核詳解（完整高清書簽版）`
2017-06-06 13:15:16
我調(diào)用了一個ip核 在下載到芯片中 有一個time-limited的問題 在完成ip核破解之后 還是無法解決 但是我在Google上的找到一個解決方法就是把ip核生成的v文件加到主項目文件中就是上面
2016-05-17 10:28:47
用的xilinx的FFT 9.1版本的ip核 ， 仿真出來的結(jié)果和我MATLAB算出來的結(jié)果差的很多，也沒有倍數(shù)關(guān)系，scaled因數(shù)改了好幾次，沒有溢出，波形大致相同，但是數(shù)值上差的太多，已經(jīng)弄了快兩周了，求做過這個的講講經(jīng)驗。
2018-07-10 16:16:31
有沒有大神可以提供xilinx FPGA的FFT IP核的調(diào)用的verilog 的參考程序，最近在學(xué)習(xí)FFT的IP核的使用，但是仿真結(jié)果有問題，所以想找些參考設(shè)計，謝謝
2016-12-25 17:05:38
xilinx dds IP核輸出能不能改為無符號數(shù)，因為一般DA轉(zhuǎn)化器只能轉(zhuǎn)化正數(shù)
2015-09-29 18:30:23
用vivado2019.2建立工程，工程中調(diào)用cordic IP核進(jìn)行atan求解，功能仿真時正常且滿足要求；綜合時正常；實現(xiàn)時報錯提示多重驅(qū)動。
如果經(jīng)cordic計算后的輸出值不用于后續(xù)的操作
2023-06-06 17:17:37
如果AD2S1205采集的正余弦輸入信號包絡(luò)線峰峰值低于datasheet中的正余弦閾值，除了DOS和LOT引腳變?yōu)榈碗娖街?，還會對系統(tǒng)造成什么影響？ 難道是控制精度？
（前提是DOS、LOT引腳沒有和DSP相連接）
謝謝！
2023-12-05 06:48:22
AD9788正交變頻中如何調(diào)整NCO的正余弦波形？
2018-11-15 11:34:21
BRAM IP核包括哪幾種類型？Vivado中xilinx_BRAM IP核怎么使用？
2021-03-08 07:11:54
的情況時，總會遇到一些以前未曾接觸過的新內(nèi)容，這些新內(nèi)容會讓我們感到陌生和恐懼，不知道該如何下手。
那么今天以xilinx vivado 為例分享學(xué)習(xí)FPGA 新IP核的正確打開方式。
一、常規(guī)
2023-11-17 11:09:22
我有個需求，要輸出頻率可調(diào)的正玄波，因此想到了FPGA。但是兄弟以前沒試用過FPGA，初學(xué)。網(wǎng)上看到說可以用DDS或CORDIC算法來實現(xiàn)，但是小弟不知道這些算法對FPGA芯片有沒有要求，是否一般
2015-01-14 14:24:38
本次發(fā)布 Gowin CORDIC IP 參考設(shè)計及用戶指南。Gowin CORDIC IP 的用戶指南及參考設(shè)計可在高云官網(wǎng)下載，其中參考設(shè)計已配置一例特定參數(shù)，可用于仿真，實例化加插用戶設(shè)計后的總綜合，總布局布線。
2022-10-08 08:11:00
Gowin CORDIC IP用戶指南主要內(nèi)容包括功能特征、端口描述、時序說明、配置調(diào)用、參考設(shè)計等。主要用于幫助用戶快速了解 Gowin CORDIC IP的產(chǎn)品特性、特點及使用方法。
2022-10-08 08:07:55
本帖最后由 elecfans跑堂 于 2015-9-7 13:54 編輯
一個項目里有IP核rom，想改其中的參數(shù)重新生成，結(jié)果打開失敗，然后我把它移除了，在項目里邊新添加不了，提示如下錯誤
2015-09-07 12:21:59
使用LabVIEW FPGA模塊中的CORDIC IP核，配置arctan(X/Y)算法，配置完成之后，IP核只有一個輸入。我參考網(wǎng)上VHDL CORDIC IP核，說是將XY合并了，高位X低位Y。不知道在LabVIEW中如何將兩個值X、Y合并成一個（X、Y均為定點數(shù)）。具體情況如下圖：
2019-09-10 20:07:07
最近在做FFT IP核，，走了好多彎路，LISENCE激活過了0034的IP核，通過修改LISENCE.DAT的方法。后來生成FFT的時候卡住，又嘗試了關(guān)閉quartus_map進(jìn)程和重裝jre
2019-04-03 16:16:21
請問一下，我使用QuartusII 13.0 生成不了Rapid IO IP核，iP核已破解，其他諸如FIR、CIC、NCO等都能正常生成，到底是怎么回事呢？是Quartus版本的問題嗎？
2017-07-17 16:23:29
在vivado生成ip核后缺少一大片文件，之前是可以用的，中途卸載過Modelsim，用vivado打開過ISE工程，因為工程中很多IP核不能用所以在重新生成過程中發(fā)現(xiàn)了這個問題，還請大神告知是怎么回事？
2023-04-24 23:42:21
Vivado中xilinx_courdic IP核(求exp指數(shù)函數(shù))使用
2021-03-03 07:35:03
請教各位大神，小弟剛學(xué)FPGA，現(xiàn)在在用spartan-3E的板子，想用上面的DDR SDRAM進(jìn)行簡單的讀寫，用MIG生成DDR核之后出現(xiàn)了很多引腳，看了一些資料也不是很清楚，不知道怎么使用生成的這個IP核控制器來進(jìn)行讀寫，希望大神們稍作指點
2013-06-20 20:43:56
本帖最后由 liu1032042013 于 2017-5-3 22:16 編輯
使用quartus 12.1生成NCO IP 核失敗，進(jìn)度條一直卡著不動，經(jīng)百度得網(wǎng)友分享的方法，成功解決問題
2017-05-02 21:39:22
quartus 編譯顯示沒有ip核權(quán)限，生成的pof文件是time-limited,然后我在網(wǎng)上找了一個全ip權(quán)限的licsense文件，HOSTID也替換好了，可是編譯又顯示該lic文件沒有我要用
2017-01-16 20:16:27
,int b);最后經(jīng)過編譯可以生成VHDL等硬件描述文件與IP核文件.我想調(diào)用自己寫的IP核(add函數(shù))我在vivado 中添加了自定義IP核與PS(處理系統(tǒng))我知道網(wǎng)上說用AXI Steam？ 來連接
2016-01-28 18:40:28
除了在Xilinx官網(wǎng)上在哪里能下載到Xilinx IP Core 及l(fā)icense？ 如FFTFIRCORDIC核等！
2013-06-20 23:51:39
為什么例化CORDIC IP核求復(fù)數(shù)模輸出為高阻 不知道是不是IP核參數(shù)設(shè)置錯誤？求指導(dǎo)
2013-09-27 11:04:34
用 quartus 生成一個ddr2的ip核，選擇了生成仿真模型，但生成不了，文件目錄下沒有example.v，只有一個對應(yīng) 的sdc文件 。 另外生成報告里還有 一個warning ，，求指導(dǎo)
2017-09-07 11:48:09
用quartus ii 中自帶的ip核創(chuàng)建了一個rom，并加載了初始的hex數(shù)據(jù)。當(dāng)我從rom中讀出數(shù)據(jù)的時候，發(fā)現(xiàn)前面兩個地址（0000,0001）的輸出數(shù)據(jù)不正確，0002輸出數(shù)據(jù)是地址0000對應(yīng)的數(shù)據(jù)，即地址偏移了2位，請教給位大蝦這是怎么回事？應(yīng)該如何解決？
2013-05-14 14:38:21
我在使用ISE軟件里面cordic算法ip核，想產(chǎn)生一個正弦波。在modelsim仿真波形時，仿真結(jié)果如下圖1，我想找到波形鏈接的點，我的tb程序里面是module cordic
2015-05-28 20:54:41
quartus ii9.0創(chuàng)建的ip核，生成的一些文件，（.qip、 add_sub_bb.v、add_sub.v）這些文件都有用嗎，想在其他工程里調(diào)用這些IP核，這幾個文件全部要添加嗎？
2013-07-02 17:20:01
各位大佬，xilinx ip核的各個參數(shù)的含義從哪里看啊
2021-05-30 10:37:27
在quartus II13.0版本上調(diào)用FFT IP核并進(jìn)行modelsim-altera仿真，在生成IP核時，step2中勾選generate simulation model、generate
2016-10-07 22:23:33
基于FPGA的FFT和IFFT IP核應(yīng)用實例AT7_Xilinx開發(fā)板（USB3.0+LVDS）資料共享騰訊鏈接：https://share.weiyun.com/5GQyKKc百度網(wǎng)盤鏈接
2019-08-10 14:30:03
大家好，這是一個UDP實現(xiàn)的16位定點CORDIC，用于計算給定角度的正弦和余弦。它在PSoC 3上被支持，并且可能（忽略警告）運行到33 MHz。我已經(jīng)附上了一個演示項目與項目庫，所以嘗試運行它在
2019-05-24 10:03:12
如何使用這個用IP核生成的xdc文件？是否有任何標(biāo)準(zhǔn)的方法來使用它們擺脫crtical警告？非常感謝。以上來自于谷歌翻譯以下為原文When we create some IP cores
2019-03-26 12:29:31
HI， 我正在嘗試使用浮點IP在Zedboard上生成一個系統(tǒng)（SoC）（使用VIVADO 2016.4）。由于這個IP具有分層接口，我使用AXI DMA將此ip添加到AXI系統(tǒng)總線。但現(xiàn)在我的問題是如何使用Xilinx SDK檢查此IP？ （表示如何向IP發(fā)送輸入以及如何檢查輸出）。謝謝
2020-05-26 14:04:10
一個DDS應(yīng)用，我想使用Xilinx DDS IP內(nèi)核生成任意波形，但我看到的是DDS只能生成正弦或余弦波形數(shù)據(jù)。你知道如何用其他數(shù)據(jù)替換正弦波形LUT嗎？如果可以修改該LUT，它可以生成任意波形
2019-02-12 08:07:21
我正在嘗試將Xilinx MIG IP Core從1.7版升級到1.9版。 Coregen UI左側(cè)有一個方便的“升級IP核”按鈕，但它顯示為灰色。我需要做什么才能進(jìn)行IP核升級？我在Kintex
2019-11-04 09:26:19
Xilinx 官方提供的技術(shù)參數(shù)來實現(xiàn)對 IP 核的寫控制。寫命令和寫數(shù)據(jù)總線介紹DDR3 SDRAM控制器IP
2022-02-08 07:08:01
如何通過Quartus II軟件生成一個雙端口的RAM IP核？
2022-01-18 07:40:47
的經(jīng)驗幾乎為0，因此我想就如何解決這個問題提出建議。這就是我的想法：1 - 首先，用Vivado HLS轉(zhuǎn)換VHDL中的C代碼（我現(xiàn)在有一些經(jīng)驗）2 - 在Vivado HLS中生成IP核（如果我
2020-03-24 08:37:03
嗨，我想創(chuàng)建一個設(shè)計，我需要2Mhz clk，我想用16Mhz輸入時鐘的vivado套裝中的“時鐘向?qū)А?b class="flag-6" style="color: red">IP核生成它。根據(jù)Xilinx手冊（下面的鏈接），這可以通過CLKOUT4_CASCADE選項
2020-07-27 06:32:48
第一次使用xilinx，安裝完也copy了lisence，最后發(fā)現(xiàn)有一部分功能用不了，像查看排線布局什么的，最主要的就是發(fā)現(xiàn)居然IP核也用不了，有誰知道怎么解決啊，謝謝了
2015-11-04 21:17:42
在學(xué)校做畢業(yè)設(shè)計，被老板要求在Xilinx的FPGA上完成SATA的操作，急需SATA的HOST與DEVICE的IP核。由于可以使用部分項目經(jīng)費，所以重金求購SATA IP核。在網(wǎng)上查了一下，有
2014-02-07 10:34:53
我想問一下蜂鳥內(nèi)核怎么算正余弦函數(shù)
2023-08-12 07:52:32
請教大家誰用過 Xilinx PCIe IP 核啊？
2014-01-15 14:38:28
請教問題：我設(shè)計了一個ADAU1701的板子，時鐘是12.288MHZ，f0為48KHZ，我想生成一個40KHZ的正玄波，sine tone最大只能生成20KHZ的正玄波，不知道怎么才能生成40KHZ的正玄波。非常感謝
2018-08-09 06:37:57
請問為什么生成FFT ip 核會卡在生成這一步，前兩天還好好的。求大神的解決辦法，網(wǎng)上實在找不到方法
2016-11-01 13:42:43
各位大家好，我找到了xilinx zynq單板電腦板，但我發(fā)現(xiàn)它有顯示限制，我問他們的工程師，他們告訴我這塊板子使用xylon試用版IP而且只能在啟動后30分鐘內(nèi)工作，我需要購買IP核的許可證，但我認(rèn)為許可證價格非常高，是否有可能自己開發(fā)IP核？有什么好建議嗎？
2019-10-21 09:50:42
Hii，我需要對Cordic i / p進(jìn)行一些澄清。這里的問題是，由于ADC的輸出是標(biāo)量，所以可以直接將它們傳遞給Cordic ip核心......？或者我們是否需要將i / p發(fā)送給Cordic
2019-02-27 11:57:52
以ISE10.1軟件為例，其集成的CORDIC算法IP為V3.0版本，具體步驟如下：
2017-02-11 11:16:49
2627 
。 使用Xilinx內(nèi)核生成器IP函數(shù)實現(xiàn)FPGA VI中不同的Xilinx內(nèi)核生成器IP。LabVIEW使用IP集成節(jié)點實現(xiàn)上述函數(shù)。函數(shù)名稱和說明來自于Xilinx數(shù)據(jù)表。單擊Xilinx內(nèi)核生成器配置對話框的數(shù)據(jù)表按鈕，了解IP內(nèi)核的詳細(xì)信息。 選板隨終端變化且僅顯示FPGA設(shè)備系列支持的IP。
2017-11-18 05:54:051286 本頁包含通過LabVIEW FPGA模塊可用的Xilinx CORE生成器IP的列表。LabVIEW通過Xilinx IP節(jié)點實現(xiàn)該IP。 下列IP名稱和說明來自于Xilinx數(shù)據(jù)表。LabVIEW
2017-11-18 05:55:514465 LabVIEW使用IP集成節(jié)點方便的整合Xilinx內(nèi)核生成IP至FPGA VI。按照下列步驟添加Xilinx內(nèi)核生成器IP至FPGA VI。 1、在支持的FPGA終端下新建一個空白VI，并顯示VI
2017-11-18 05:56:221746 本文是基于FPGA實現(xiàn)Cordic算法的設(shè)計與驗證，使用Verilog HDL設(shè)計，初步可實現(xiàn)正弦、余弦、反正切函數(shù)的實現(xiàn)。將復(fù)雜的運算轉(zhuǎn)化成FPGA擅長的加減法和乘法，而乘法運算可以用移位運算代替
2018-07-03 10:18:002349 
Xilinx LogiCORE IP塊內(nèi)存生成器（BMG）內(nèi)核是一種高級內(nèi)存構(gòu)造函數(shù)，它使用XilinxFPGAs中的嵌入式塊RAM資源生成區(qū)域和性能優(yōu)化的內(nèi)存。
2020-12-09 15:31:00
22 電子發(fā)燒友網(wǎng)站提供《Gowin CORDIC IP用戶指南.pdf》資料免費下載
2022-09-15 14:35:311 CORDIC（Coordinate Rotation Digital Computer）算法即坐標(biāo)旋轉(zhuǎn)數(shù)字計算方法，是J.D.Volder1于1959年首次提出，主要用于三角函數(shù)、雙曲線、指數(shù)、對數(shù)的計算。
2023-08-31 14:54:211106 
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