Xilinx采用先進的 EDA 技術和方法，提供了全新的工具套件Vivado，面向未來“All-Programmable”器件。Vivado開發套件提供全新構建的SoC 增強型、以IP和系統為中心的下一代開發環境，以解決系統級集成和實現的生產力瓶頸，可顯著提高設計生產力和設計結果質量，使設計者更好、更快地創建系統， 而且所用的芯片更少。

為了能讓工程師盡快掌握最新的開發工具Vivado，加速產品更新及上市進程，依元素科技推出為期2天的高級培訓班。本課程將為經驗豐富的 ISE? 軟件用戶提供更新知識，幫助他們使用 Vivado? Design Suite，同時也為Vivado初級用戶進一步掌握實用技巧提供支持。了解相關數據庫和靜態時序分析 (STA) 機制，利用 Tcl 進行設計導航，創建 Xilinx 設計約束 (XDC) 、分析靜態時序報告、如何實現時序收斂。學習如何為您的 FPGA 設計的 SDR、DDR、源同步和系統同步接口制定適當的時序約束；掌握Vivado調試流程，同時也將學習如何利用系統復位技術、同步電路技術、最優化HDL編碼技術和時序收斂技術來提高設計性能和穩定性。培訓中帶有配套的實驗和案例分析，通過理論與實踐相結合，使學員能有效地掌握基于Vivado工具的設計流程及其設計技巧。

一、培訓時間、地點及費用

時間： 2016年10月20日-10月21日
地點：南京
課程費用： 人民幣2980元/人(含午餐、資料、學習用具)
可統一安排住宿，交通、住宿等費用自理。

二、培訓對象
1. 本課程適合使用過ISE工具并且打算轉換為最新的Vivado工具來開發項目的工程師
2. 計劃使用7系列或最新UltraScale FPGA器件進行科研和產品開發的工程師、教學教師等工程技術人員
3. 本課程特別適合FPGA工程師在最新UltraScale或7 系列產品開發上作為提高設計生產力并加速新產品面世的進程。

三、培訓特色
1. 培訓為期2天，結合案例分析，全面細致地講解基于Vivado工具套件進行設計的流程及技巧。
2. 本課程使用最新版本Xilinx 全球授權培訓課件，這些課件同時也是華為、西門子、中興、思科等等全球知名企業Xilinx培訓所使用的課件，可以滿足實際工程設計的需求。
3. 采用由淺入深地實戰式教學，教學質量與課后獲益高。
4. 本課程全部由Xilinx官方授權認證專家授課，授課教師具備十年以上項目經驗，并具備華為、中興、北電網絡、安捷倫、思科等中外馳名企業或重點高校相關課程授課經驗。
5. 培訓基于Xilinx開發平臺KC705，可以動手實戰操作。
6. 課程以實驗為主，實驗時間占百分之五十以上。在有針對性、實用性的實驗中，穿插理論課程加以總結，以提高學員的動手能力和理論水平。
7. 為學員配置齊全的實驗指導手冊，學員可參考手冊，在教師輔導下完成全部實驗。

四、培訓目標
1. 熟悉使用Vivado工具套件進行開發設計的流程；
2. 學會如何進行靜態時序分析并查看時鐘網絡分布；
3. 學會利用TCL語言進行設計及分析；
4. 學會分析時序異常并采取適合的解決手段；
5. 學會如何針對系統同步和源同步接口設置適合的時序約束；
6. 掌握設計調試的方法及基本技巧；
7. 學會如何最優化HDL編碼技術和Partition技術；
8. 掌握復位技術、同步設計技術、時序收斂技術等以提高設計性能和穩定性；

五、學員基礎
1. 具有一定的HDL語言基礎
2. 具有一定數字設計經驗
3. 基本了解FPGA架構

六、教學平臺

備有Xilinx開發平臺KC705，供現場實際動手操作及相關實驗

七、軟件工具

Vivado System Edition 2016.1

八、培訓方式

本培訓采用Xilinx硬件開發平臺KC705及Vivado 2016.1軟件開發平臺，以項目案例為導向進行實戰式教學。培訓分為理論部分和實踐部分。理論部分由資深教師輔導答疑，實踐部分結合案例培養動手能力和解決實際問題能力。

九、師資團隊

講師團隊來自于全球領先的可編程邏輯解決方案提供商XILINX公司的授權培訓講師及行業精英組成，具備頂尖FPGA系統設計技術，并有豐富的FPGA系統項目經驗。領先的FPGA理論和豐富的實戰經驗，將帶給學員以從不同的視角來審視和掌握FPGA系統開發的精髓，部分師資介紹：

孟憲元：清華大學電子工程系教授，具有20 年以上FPGA技術項目的開發和研究，以及大學本科和研究生的教學和實驗，經歷FPGA技術發展歷程，積累豐富實踐經驗。

張劍森：Xilinx官方認證培訓講師，具有多年的FPGA開發經驗及教學經驗，賽靈思公司亞洲區最佳講師之一。

十、培訓收益