在上一章HLS提到了axi lite端口的綜合方式，以及directive的一些語法規則。這一章里面，介紹一下axi-stream和full axi端口的綜合實現問題。

AXI FULL端口的實現

HLS支持在數組或者指針參數上，AXI MasterInterface的實現。AXI Master端口支持以下2種傳輸模式之一：
A. Individual data transfers
在這種模式下，HLS每次只從端口讀/寫一個數據。下面就是一個例子，綜合后，AXI端口會生成2個地址，一個地址用作讀單個數據，另一個地址用作寫單個數據。
void bus (int *d) {
static int acc = 0;
acc+= *d;
*d= acc;
}

B. Burst mode data transfers
在這種模式下，HLS從一個base address開始，連續的產生讀/寫操作，因此這種模式下，數據的傳輸效率和吞吐量都比較高。這種模式可以用memcpy函數或者pipelined for函數來實現。下面是一個例子。

void example(volatile int *a){
#pragma HLS INTERFACE m_axi depth=50 port=a
#pragma HLS INTERFACE s_axilite port=return
//Port a is assigned to an AXI4 masterinterface
inti;
intbuff[50];

//memcpy creates a burst access to memory
memcpy(buff,(const int*)a,50*sizeof(int));

for(i=0; i < 50; i++){
buff[i] = buff[i] + 100;
}

for(i=0; i < 50; i++){
#pragma HLS PIPELINE
a[i] = buff[i];
}
}
綜合后，對應的rtl模塊端口如下（AXI Master端口被合并到一起了）：

當使用for循環來實現AXI burst mode時，必須遵循以下規則：
? Pipeline the loop
? Access addresses inincreasing order 訪問地址必須遞增
? Do not place accessesinside a conditional statement 不要使用條件判斷
? For nested loops, do not flatten loops不要打平for循環

注意：在一個for循環里面，一般情況下，只允許一個讀，或一個寫，除非這多個讀寫端口被明確指明分配到不同的AXI總線上。下面是一個例子，用bundle約束讀端口b被綜合成到d2_port。

void example(volatile int *a, int *b){
#pragma HLS INTERFACE s_axilite port=return
#pragma HLS INTERFACE m_axi depth=50 port=a
#pragma HLS INTERFACE m_axi depth=50 port=bbundle=d2_port
inti;
intbuff[50];

//copy data in
for(i=0; i < 50; i++){
#pragma HLS PIPELINE
buff[i] = a[i] + b[i];
}
...
}