現(xiàn)在大規(guī)模FPGA的bitstream比較大導致板卡從上電到FPGA配置完成的時間遠遠超過100MS的要求，從而電腦端無法正常識別到PCIE設備。為此Xilinx的PCIE Tandem功能是專為滿足PCIe設備在100ms之內(nèi)枚舉起來要求而設計的。
2022-08-02 08:03:43
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本文我們將向大家介紹PCIe引腳定義以及PCIe協(xié)議層。
2023-09-26 11:39:145665 
最近弄PCIE，遇到一個問題，以前我們總認為：Xilinx的PCIE core的管腳是固定的，即指定了PCIE core的位置，對應的管腳也就指定了，真實情況是怎么樣的呢？
2023-11-17 17:02:521362 
Xilinx7系列普及講座內(nèi)容請下載附件pdf，更多內(nèi)容請登錄www.rocetech.com
2013-03-31 14:09:45
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2013-03-31 14:20:25
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2013-03-31 14:27:04
PCIE-52P90H
2023-03-29 22:43:17
我想用C6657的PCIE接口擴展一個WIFI.
C6657的PCIE需要一個LVDS的參考時鐘(PCIECLKP, PCIECLKN),? WIFI芯片的PCIE需要一個HCSL的參考時鐘
2018-06-21 18:45:06
) 使用最新 XILINX 官方 XDMA 驅(qū)動，穩(wěn)定可靠；4) 支持 16 路用戶中斷；5) 支持 XILINX 7 系列以上的全系 FPGA；6) 5.支持 Windows/Linux 系統(tǒng)；二、 低
2021-05-19 08:58:02
可達7.68TB。出于對數(shù)據(jù)中心這種密集型用例的考量，CD7 E3.S系列占用較少的PCIe通道數(shù)，因此可在機架內(nèi)搭載更多的PCIe SSD或加速器，這也就意味著更大的存儲空間和更高的算力。CD7采用
2021-12-11 08:00:00
和AMBA ACE協(xié)議和ARM架構(gòu)。
該文檔涵蓋以下主題：
·本文檔中使用的術(shù)語說明。
·針對PCIe事務的ARM內(nèi)存類型使用指南。
·如何遵守ARM處理元件(PE)的PCIe事務的ARM內(nèi)存模型要求
2023-08-17 07:25:03
在DSP上運行的代碼量很大，過程繁瑣。
請問有沒有方法將DSP程序直接在DSP上自啟動，不需要通過Host? PC發(fā)送。我想是否能實現(xiàn)板卡能通過PCIe模式啟動時，自動加載flash中的DSP程序？？
當然只要有方法能滿足 將DSP中的數(shù)據(jù)通過PCIE傳輸至Host? PC即可！
多謝大家！
2018-06-19 05:08:19
”，簡寫PCIe。2、AC耦合電容:高速差分信號電氣規(guī)范要求PCIe發(fā)送端串聯(lián)一個電容，進行耦合。3、鏈路類型與差分信號數(shù)量：X1：1對時鐘差分信號，1對收發(fā)差分信號，單面pin數(shù)18pi...
2021-11-11 08:05:11
的主動狀態(tài)電源管理(ASPM)。一般來說，無論是系統(tǒng)驅(qū)動端硬件（RC）還是設備硬件（EP）都可以通過檢測pcie鏈路上的空閑時間，然后啟動電源狀態(tài)轉(zhuǎn)移。有兩種低功率鏈路狀態(tài):L0s，也叫L0
2021-12-28 06:18:35
的主動狀態(tài)電源管理(ASPM)。一般來說，無論是系統(tǒng)驅(qū)動端硬件（RC）還是設備硬件（EP）都可以通過檢測pcie鏈路上的空閑時間，然后啟動電源狀態(tài)轉(zhuǎn)移。有兩種低功率鏈路狀態(tài):L0s，也叫L0 st...
2022-01-03 08:00:09
親愛的，我需要使用2-3個PCIe（x2）和一個Kintex 7 FPGA。實際上我正在查看系列7發(fā)現(xiàn)的數(shù)據(jù)表（在集成的IP資源下），可以只使用一個PCIe Gen 2。我是否正確理解了數(shù)據(jù)表？在此先感謝您的幫助。安東尼奧
2020-08-27 16:42:54
1特點 Xilinx 7 系列的提供的bank分為HP（High-performance）和HR（High-range）。HP主要為了滿足高速內(nèi)存的性能要求以及其他chip-to-chip接口
2020-12-23 17:17:47
Windows、Linux等操作系統(tǒng)，如Windriver6. 即插即用，支持熱插拔本人已經(jīng)在Xilinx評估板SP605,ML555,ML505,ML605和KC705,以及自制的PCIe金手指板卡上調(diào)試驗證了
2014-03-01 18:11:32
前言TLK7-EVM是一款由廣州創(chuàng)龍基于Xilinx Kintex-7系列FPGA自主研發(fā)的核心板+底板方式的開發(fā)板，可快速評估FPGA性能。核心板尺寸僅80mm*58mm，底板采用沉金無鉛工藝的6
2020-09-24 14:39:36
pcie虛擬化技術(shù)中，一端pcie的虛擬通道又睡指定，是通過軟件配置嗎
2019-11-11 10:34:47
Artix 7的PCIe鏈路建立Ac701與主機Pc之間的通信。請使用UG964中描述的套件提供的測試示例：我們使用Questasim跟蹤模擬流程，因此我們成功編譯了xilinx庫并啟動
2019-09-10 07:56:36
。EC20 Mini PCIe系列模塊包含EC20-E Mini PCIe、EC20-A Mini PCIe和EC20-C Mini PCIe三個版本，使其能夠向后兼容現(xiàn)存的EDGE和GSM/GPRS網(wǎng)絡，以確保在缺乏3G和4G網(wǎng)絡的偏遠地區(qū)也能正常工作。`
2018-06-05 17:38:23
6 6 Pin PCIe to (2) SATA 15 Pin
2024-03-14 22:02:05
PCIE BOARD 6 PORT DB-9
2023-03-22 20:41:28
MODULE CONV PCIE-SMA
2023-03-22 20:00:22
嗨論壇，我們在我們自己的載板上使用 Variscite 的 i.MX7D SoM。模塊上的 SoC 無法啟動，因為我們的板子沒有 100 MHz外部 PCIe 參考時鐘，并且內(nèi)核掛起并顯示以下
2023-04-23 08:03:17
嗨，在ML605設計中，信號“PCIE_250M_MGT1_P / N”從器件“ICS874001”驅(qū)動到PCIe MGT參考時鐘。根據(jù)以下鏈接中給出的相位噪聲值，http
2020-06-08 15:30:33
DEV SYSTEM P4080 PCIE
2023-03-22 19:55:54
你好成員，我開始接觸Xilinx（仍然來自Altera）。我有一個帶PCIe的Spartan 6連接套件。我得到它與USB，UART罰款和運行程序讀/寫內(nèi)存。但是當我將PCIe安裝到我的計算機中
2019-08-28 10:04:34
DEVELOPMENTSYSTEMT4240PCIE
2023-03-22 19:56:26
硬件加速。板卡設計滿足工業(yè)級要求。如下圖所示： 圖 1：硬件加速卡實物圖 二、技術(shù)指標圖 2：硬件加速卡結(jié)構(gòu)框圖 標準PCIe半高、半長卡，符合PCI Express 3.0 規(guī)范。 支持PCIe x1
2019-10-25 16:00:50
1.08a”（“reset_pcie”和“mmcm_lock”） - 項目開始工作。我嘗試啟動標準項目，我從“xilinx.com”下載。 （“kc705-pcie
2020-07-14 16:19:52
口上）我用XILINX官方的XDMA PCIE驅(qū)動（2017版本和2018版本都試過）然后啟動XDMA對PS DDR進行讀或者寫，單獨讀或者寫（比如400KB數(shù)據(jù)），可以正常工作。但是，當我同時啟動
2019-11-21 10:35:01
/axi_pcie3_0_pcie3_ip_pcie_7vx.v../axi_bridge/14.4/axi_pcie3_0/ip_2/source
2020-07-25 11:26:47
參考。1.“使用出廠鏡像啟動時發(fā)現(xiàn)無法正常啟動”問題描述——客戶自制底板去掉PCIe燒錄出廠鏡像，啟動時出現(xiàn)的卡死信息：?編輯切換為居中添加圖片注釋，不超過 140 字（可選）產(chǎn)生原因——PCIe
2022-09-15 17:04:06
實際上有時會出現(xiàn)日志下的問題
但是現(xiàn)在，當我嘗試啟動時，問題總是出現(xiàn)。
是什么原因 ？？
bsp: binaries_auto_linux_bsp28.0_s32g274
U-Boot
2023-05-06 08:10:59
各位大神，請教一個問題。目前正在使用Xilinx新出的Vivado 軟件生成DMA和PCIE集成的IP核，在此基礎上又生成了一個example design，但是在仿真的時候報錯。是Xilinx的這款產(chǎn)品不夠成熟還是我操作有錯誤？？各位大神有沒有遇到此類問題的？？
2017-01-13 21:56:41
背景：imx6qlinux-3.0.35內(nèi)核參考飛凌自己做的板子，pcie接tw6869，內(nèi)核配置中只選了PCIe，沒有選RC兩個子項，每次啟動總是pcie link up failed,懷疑可能是
2022-01-10 07:46:24
：能使用xiinx 的PCIE ip核完成讀寫功能對以上課程有興趣的同學點下面鏈接學習 ： 明德?lián)PFPGA課程_PCIE高速接口XILINX.ISE教程_嗶哩嗶哩_bilibili這只是我們明德?lián)P課程
2022-02-14 09:50:22
紫光的logos系列的PGL50H/PGL100H、logos-2全系列都集成gen2×4的PCIE硬核，且官方也提供了例程。
紫光的PCIE用起來還是挺方便的，生成IP的同時生成了對應的PCIE
2023-11-17 14:35:30
嗨，PCIe-Spec定義在穩(wěn)定供電后100ms，PCIe設備必須為鏈路訓練做好準備。使用7系列Zynq設備無法達到此時間。我使用了兩種方法來減少啟動時間： - 優(yōu)化FSBL以達到SPI控制器的最大
2020-06-09 16:42:15
FPGA pcie dma測試
流程：金手指和電腦連接之后，先加載程序，pc重啟；
現(xiàn)象：pc無法開機。
FPGA pcie x8，pc x16，直接連接上去的
請問這是什么情況呀，為什么電腦開不了機呢？
2023-09-13 18:21:28
本帖最后由 一只耳朵怪 于 2018-5-25 15:02 編輯
系統(tǒng)：dm8168作為ep，啟動方式為spi現(xiàn)在想仿真器訪問8168的pcie寄存器區(qū)域，需要PRCM配置打開pcie，我
2018-05-25 08:39:50
，PCIe x167.支持Xilinx器件：Spartan-6，Virtex-5，Virtex-6，Artix-7，Kintex-7，Virtex-7，Kintex Ultrascale，Virtex
2020-11-25 22:27:25
硬件加速。板卡設計滿足工業(yè)級要求。如下圖所示： 圖 1：硬件加速卡實物圖二、技術(shù)指標圖 2：硬件加速卡結(jié)構(gòu)框圖標準PCIe半高、半長卡，符合PCI Express 3.0 規(guī)范。支持PCIe x1、x4
2018-07-27 16:49:30
，主要用于FPGA硬件加速。板卡設計滿足工業(yè)級要求。如下圖所示： 圖 1：硬件加速卡實物圖 二、技術(shù)指標圖 2：硬件加速卡結(jié)構(gòu)框圖 標準PCIe半高、半長卡，符合PCI Express 3.0 規(guī)范
2018-08-22 17:31:55
PC&HMI、工業(yè)機器人、機器視覺、 醫(yī)療影像、電力自動化等領域。 TL-A7HSAD采集卡是一款由廣州創(chuàng)龍基于Xilinx Artix-7系列FPGA自主研發(fā)的高速數(shù)據(jù)采集卡，可配套廣州創(chuàng)龍
2018-07-06 10:00:41
PC&HMI、工業(yè)機器人、機器視覺、 醫(yī)療影像、電力自動化等領域。TL-K7FMC采集卡是一款由廣州創(chuàng)龍基于Xilinx Kintex-7系列FPGA自主研發(fā)的FMC數(shù)據(jù)采集卡，采用沉金無鉛工藝
2018-07-06 10:32:44
PCIe是什么？有什么核心優(yōu)勢？Xilinx的PCIe端點模塊的顯著優(yōu)勢包括哪些？基于Virtex-5 LXT FPGA的PCIe端點該怎樣去設計？
2021-05-26 06:39:11
基于kintex UltraScale XCKU060的雙路QSFP+光纖PCIe 卡一、板卡概述 本板卡系北京太速科技自主研發(fā)，基于Xilinx UltraScale Kintex系列
2022-07-11 11:35:54
我是一名PCIe新手，想了解以下問題：
1、如何測試PCIe？
2、如何讀寫PCIe（兩塊開發(fā)板通過PCIe線互連，分別配置為RC和EP）？
3.如何支持NTB？
2023-06-12 06:05:51
并不理想。本文將討論如何使用一個多點信號來分配PCIe時鐘，而且仍滿足PCIe第二代規(guī)范嚴格的抖動要求。
2019-09-26 07:56:41
并不理想。本文將討論如何使用一個多點信號來分配PCIe時鐘，而且仍滿足PCIe第二代規(guī)范嚴格的抖動要求。
2019-08-30 06:54:47
Xilinx生成的PCIE核（如xapp1052），如果要使用的話，是必須要自己用C語言編寫控制程序么？對于EDK的PCIE工程（xapp1030），應該在SDK中編寫C驅(qū)動就行了吧，還是說也需要另外編寫應用程序？ 以上是一些關于PCIE我拿不準的地方，希望大家能夠抽時間看看，給我一些提點，謝謝?。?！
2015-06-25 19:21:35
我想在K7系列中使用“PCIE DMA”，但我找不到這個例子。
2020-07-29 10:56:04
參考。1.“使用出廠鏡像啟動時發(fā)現(xiàn)無法正常啟動”問題描述——客戶自制底板去掉PCIe燒錄出廠鏡像，啟動時出現(xiàn)的卡死信息：產(chǎn)生原因——PCIe影響了啟動，需要在設備樹里把跟PCIe有關的功能關閉
2022-08-20 13:48:33
求一個Xilinx PCIe DMA Master代碼工程
2021-06-23 17:26:35
如題：想買個xilinx7系列開發(fā)板，有沒有人推薦個，最好不超過2000塊，有沒有
2018-01-13 21:56:36
最近在調(diào)pcie 2.0，用的是Xilinx k7 325t的片子，之前用4x、2.5g的時候工作正常，現(xiàn)在將速度提升至5.0g，但是一直識別不到設備。用chipscope抓信號，現(xiàn)象如下：1
2015-01-29 14:24:22
請教大家誰用過
Xilinx PCIe IP 核?。?/div>
2014-01-15 14:38:28
親關于如何使用GTX生成PIPE接口PCIE PHY的以下主題，有沒有人有答案？https://forums.xilinx.com/t5/7
2020-05-04 09:05:44
for generating this kind of traffic. I'm on Windows 7 so the MET driver pointed out in the Xilinx PCIe tutorial
2019-04-17 09:10:31
嗨，我想在Kintex 7（KC705）評估板中獲得盡可能多的端口12GHZ。PCIe端口是Kintex 7（KC705）評估板中唯一提供8個GTK端口的端口。PCIe Gen3僅支持8GHZ，但我
2019-09-29 08:21:01
本帖最后由 一只耳朵怪 于 2018-6-25 11:01 編輯
你好！我目前正在實現(xiàn)6657DSP 評估板與xilinx kintex7 FPGA之間的PCIE連接，其中DSP作為Root
2018-06-25 05:14:40
M31 PCIe 2.1 PHY IP M31 PCIe 2.1收發(fā)器IP提供了一系列完整的PCIe 2.1基本應用程序。它符合PIPE 3.0規(guī)范。該IP集成了高速混合信號電路，以支持
2023-04-03 19:47:28
M31 PCIe 3.1 PHY IP M31 PCIe 3.1 PHY IP為高帶寬應用提供高性能、多通道功能和低功耗架構(gòu)。PCIe 3.1 IP支持一系列完整的PCIe 3.1基本應
2023-04-03 19:50:56
所有的PCIe SSD在很大程度上看起來都是一樣的，那么用戶如何才能選擇出滿足他們需求的合適的PCIe SSD呢?
2011-12-22 14:17:125966 Xilinx FPGA工程例子源碼：PCIE DMA例子
2016-06-07 14:13:43
48 本文檔內(nèi)容介紹了基于Xilinx PCIe例程附帶Linux驅(qū)動的修改，供參考。
2017-09-15 16:38:3222 在EDK環(huán)境中針對在xilinx sp605 PCIe開發(fā)板，舉一個簡單的例子，介紹如何使用PCIE核與PC進行數(shù)據(jù)通訊。
2018-06-07 02:46:005273 根據(jù)PCIe的協(xié)議，當設備啟動后，PCIe設備必須滿足啟動時間的要求，即上電后100ms內(nèi)，完成PCIe設備的初始化。如果不能滿足PCIe設備啟動時間的要求，則lspci可能無法檢測到基于FPGA
2018-06-19 10:24:007625 
本視頻介紹了設置和測試Xilinx PCIe DMA子系統(tǒng)性能的過程。
2018-11-27 06:16:006069 ，M-PCIe ECN主要的改動在物理層，通過引入M-PHY，旨在獲得更低的功耗以適應嵌入式設備的低功耗要求。 M-PCIe的主要特性如下： M-PCIe的上層協(xié)議層、事務層（TL）、數(shù)據(jù)鏈
2020-11-24 14:51:486997 FPGA的bitstream比較大導致板卡從上電到FPGA配置完成的時間遠遠超過100MS的要求，從而電腦端無法正常識別到PCIE設備。 為此Xilinx的PCIE Tandem（詳見PG156）功能
2021-06-18 14:57:173064 ： 總結(jié)上文：在硬件設計引腳分配的時候我們需要知道： 1、一個GT Quad由四個GT車道組成。為PCIe IP選擇GT Quads時，Xilinx建議您在最靠近PCIe硬
2021-06-27 11:20:535951 
”，簡寫PCIe。2、AC耦合電容:高速差分信號電氣規(guī)范要求PCIe發(fā)送端串聯(lián)一個電容，進行耦合。3、鏈路類型與差分信號數(shù)量：X1：1對時鐘差分信號，1對收發(fā)差分信號，單面pin數(shù)18pi...
2021-11-06 17:51:0157 一個GT Quad由四個GT車道組成。為PCIe IP選擇GT Quads時，Xilinx建議您在最靠近PCIe硬塊的地方使用GT Quad。雖然這不是必要時，它將改善設計的位置，路線和時間。
2023-03-30 09:41:323469 PCIe 是用于點對點通信的高速差分串行標準。每一代 PCIe 標準都提供比上一代產(chǎn)品更多的功能和更快的數(shù)據(jù)傳輸速率。最新一代 PCIe 5.0 將使 PCIe 4.0 的吞吐率翻倍。PCIe
2023-05-26 10:23:141133 
PCIe接口相對來講還是打交道比較多的接口。無論是Intel還是Xilinx的IP也都接觸到過。
2023-06-05 10:47:273514 
支持 PCIe Gen5 x 4 與 CXL（EP）的連接，以及 PCIe Gen5 x 8 與 CCIX（RC/EP）的連接。這使得它能夠以高速率 PCIe 進行數(shù)據(jù)傳輸，滿足 PCIe 相關的驗證或是對帶寬要求高的應用。
2023-07-04 10:56:47295 本文介紹一個FPGA開源項目：PCIE通信。該工程圍繞Vivado軟件中提供的PCIE通信IP核XDMA IP建立。Xilinx提供了XDMA的開源驅(qū)動程序，可在Windows系統(tǒng)或者Linux系統(tǒng)下使用，因此采用XDMA IP進行PCIE通信是比較簡單直接的。
2023-09-04 16:45:541142 
隨著英特爾Alder Lake CPU的發(fā)布，以及AMD 7000 Ryzen CPU的即將發(fā)布，PCIe 5.0 硬件終于成為現(xiàn)實。但什么是 PCIe 5.0？
2023-11-18 16:48:141302 
電子發(fā)燒友網(wǎng)站提供《i.MX 9系列-啟動時間測量方法應用指南.pdf》資料免費下載
2024-02-20 10:37:040 正在加载...
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