FPGA四大設計要點概述

FPGA的用處比我們平時想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元(LE)。早期的FPGA相對比較簡單，所有的功能單元僅僅由管腳、內部buffer、LE、RAM構建而成，LE由LUT(查找表)和D觸發器構成，RAM也往往容量非常小。現在的FPGA不僅包含以前的LE，RAM也更大更快更靈活，管教IOB也更加的復雜，支持的IO類型也更多，而且內部還集成了一些特殊功能單元，包括：

DSP：實際上就是乘加器，FPGA內部可以集成多個乘加器，而一般的DSP芯片往往每個core只有一個。換言之，FPGA可以更容易實現多個DSP core功能。在某些需要大量乘加計算的場合，往往多個乘加器并行工作的速度可以遠遠超過一個高速乘加器。

SERDES：高速串行接口。將來PCI-E、XAUI、HT、S-ATA等高速串行接口會越來越多。有了SERDES模塊，FPGA可以很容易將這些高速串行接口集成進來，無需再購買專門的接口芯片。

CPU core：分為2種，軟core和硬core。軟core是用邏輯代碼寫的CPU模塊，可以在任何資源足夠的FPGA中實現，使用非常靈活。而且在大容量的FPGA中還可以集成多個軟core，實現多核并行處理。硬core是在特定的FPGA內部做好的CPU core，優點是速度快、性能好，缺點是不夠靈活。

不過，FPGA還是有缺點。對于某些高主頻的應用，FPGA就無能為力了。現在雖然理論上FPGA可以支持的500MHz，但在實際設計中，往往200MHz以上工作頻率就很難實現了。

FPGA設計要點之一：時鐘樹

對于FPGA來說，要盡可能避免異步設計，盡可能采用同步設計。同步設計的第一個關鍵，也是關鍵中的關鍵，就是時鐘樹。一個糟糕的時鐘樹，對FPGA設計來說，是一場無法彌補的災難，是一個沒有打好地基的大樓，崩潰是必然的。

具體一些的設計細則：

1)盡可能采用單一時鐘;

2)如果有多個時鐘域，一定要仔細劃分，千萬小心;

3)跨時鐘域的信號一定要做同步處理。對于控制信號，可以采用雙采樣;對于數據信號，可以采用異步fifo。需要注意的是，異步fifo不是萬能的，一個異步fifo也只能解決一定范圍內的頻差問題。

4)盡可能將FPGA內部的PLL、DLL利用起來，這會給你的設計帶來大量的好處。

5)對于特殊的IO接口，需要仔細計算Tsu、Tco、Th，并利用PLL、DLL、DDIO、管腳可設置的delay等多種工具來實現。簡單對管腳進行Tsu、Tco、Th的約束往往是不行的。

可能說的不是很確切。這里的時鐘樹實際上泛指時鐘方案，主要是時鐘域和PLL等的規劃，一般情況下不牽扯到走線時延的詳細計算(一般都走全局時鐘網絡和局部時鐘網絡，時延固定)，和ASIC中的時鐘樹不一樣。對于ASIC，就必須對時鐘網絡的設計、布線、時延計算進行仔細的分析計算才行。

FPGA設計要點之二：FSM

FSM：有限狀態機。這個可以說時邏輯設計的基礎。幾乎稍微大一點的邏輯設計，幾乎都能看得到FSM。FSM分為moore型和merly型，moore型的狀態遷移和變量無關，merly型則有關。實際使用中大部分都采用merly型。

FSM通常有2種寫法：單進程、雙進程。

初學者往往喜歡單進程寫法，格式如下：
always @( posedge clk or posedge rst )
begin
if ( rst == 1‘b1 )
FSM_status <= 。。.。。.;
else
case ( FSM_status )
。。.。。.;
endcase
end

簡單的說，單進程FSM就是把所有的同步、異步處理都放入一個always中。

FPGA設計要點之三：latch

首先回答一下：

1)stateCAD沒有用過，不過我感覺用這個東東在構建大的系統的時候似乎不是很方便。也許用system C或者system Verilog更好一些。

2)同步、異步的叫法是我所在公司的習慣叫法，不太對，不過已經習慣了，呵呵。

這次講一下latch。latch的危害已經說過了，這里不再多說，關鍵講一下如何避免。

1)在組合邏輯進程中，if語句一定要有else!并且所有的信號都要在if的所有分支中被賦值。

always @( * ) begin
if ( sig_a == 1‘b1 ) sig_b = sig_c;
end

這個是絕對會產生latch的。

正確的應該是
always @( * ) begin
if ( sig_a == 1’b1 ) sig_b = sig_c;
else sig_b = sig_d;
end

另外需要注意，下面也會產生latch。也就是說在組合邏輯進程中不能出現自己賦值給自己或者間接出現自己賦值給自己的情況。
always @( * ) begin
if ( rst == 1‘b1 ) counter = 32’h00000000;
else counter = counter + 1;
end

但如果是時序邏輯進程，則不存在該問題。

2)case語句的default一定不能少!

原因和if語句相同，這里不再多說了。

需要提醒的是，在時序邏輯進程中，default語句也一定要加上，這是一個很好的習慣。

3)組合邏輯進程敏感變量不能少也不能多。

這個問題倒不是太大，verilog2001語法中可以直接用 * 搞定了。順便提一句，latch有弊就一定有利。在FPGA的LE中，總存在一個latch和一個D觸發器，在支持DDR的IOE(IOB)中也存在著一個latch來實現DDIO。不過在我們平時的設計中，對latch還是要盡可能的敬而遠之。