FPGA配置方式靈活多樣，根據芯片是否能夠自己主動加載配置數據分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數據) 性存儲器中的配置比特流，配置所需的時鐘信號( 稱為CCLK) 由FPGA內部產生，且FPGA控制整個配置過程。從模式需要外部的主智能終端( 如處理器、微控制器或者DSP等) 將數據下載到FPGA中，其最大的優點就是FPGA 的配置數據可以放在系統的任何存儲部位，包括：Flash、硬盤、網絡，甚至在其余處理器的運行代碼中。JTAG 模式為調試模式，可將PC 中的比特文件流下載到FPGA中，斷電即丟失。此外，目前賽靈思還有基于Internet 的、成熟的可重構邏輯技術System ACE解決方案。

(1) 主模式

在主模式下，FPGA上電后，自動將配置數據從相應的外存儲器讀入到SRAM中，實現內部結構映射；主模式根據比特流的位寬又可以分為：串行模式( 單比特流) 和并行模式( 字節寬度比特流) 兩大類。如：主串行模式、主SPI Flash 串行模式、內部主SPI Flash串行模式、主BPI 并行模式以及主并行模式，如圖5-19所示。

(2) 從模式

在從模式下，FPGA 作為從屬器件，由相應的控制電路或微處理器提供配置所需的時序，實現配置數據的下載。從模式也根據比特流的位寬不同分為串、并模式兩類，具體包括：從串行模式、JTAG模式和從并行模式三大類，其概要說明如圖5-20所示。

(3)JTAG模式

在JTAG模式中，PC和FPGA通信的時鐘為JTAG接口的TCLK，數據直接從TDI進入FPGA，完成相應功能的配置。

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圖5-19 常用主模式下載方式示意圖

圖5-20 常用的從模式下載方式示意圖

目前，主流的FPGA芯片都支持各類常用的主、從配置模式以及JTAG，以減少配置電路失配性對整體系統的影響。在主配置模式中，FPGA自己產生時鐘，并從外部存儲器中加載配置數據，其位寬可以為單比特或者字節；在從模式中，外部的處理器通過同步串行接口，按照比特或字節寬度將配置數據送入FPGA芯片。此外，多片FPGA可以通過JTAG菊花鏈的形式共享同一塊外部存儲器，同樣一片/ 多片FPGA也可以從多片外部存儲器中讀取配置數據以及用戶自定義數據。

Xilinx FPGA的常用配置模式有5 類：主串模式、從串模式、Select MAP模式、Desktop配置和直接SPI配置。在從串配置中，FPGA接收來自于外部PROM或其它器件的配置比特數據，在FPGA產生的時鐘CCLK的作用下完成配置，多個FPGA可以形成菊花鏈，從同一配置源中獲取數據。Select MAP模式中配置數據是并行的，是速度最快的配置模式。SPI配置主要在具有SPI接口的FLASH電路中使用。下面以Spartan-3E系列芯片為例，給出各種模式的配置電路。

主串模式——最常用的FPGA配置模式

1．配置單片FPGA

在主串模式下，由FPGA的CCLK管腳給PROM提供工作時鐘，相應的PROM在CCLK的上升沿將數據從D0管腳送到FPGA的DIN管腳。無論PROM芯片類型( 即使其支持并行配置)，都只利用其串行配置功能。Spartan3E系列FPGA的單片主串配置電路如圖5-21所示。主串模式是賽靈思公司各種配置方式中最簡單，也最常用的方式，基本所有的可編程芯片都支持主串模式。

圖5-21 Spartan-3E主串模式配置電路

2．配置電路的關鍵點

主串配置電路最關鍵的3點就是JTAG鏈的完整性、電源電壓的設置以及CCLK信號的考慮。只要這3步任何一個環節出現問題，都不能正確配置PROM芯片。

(1)JTAG鏈的完整性

FPGA和PROM芯片都有自身的JTAG接口電路，所謂的JTAG鏈完整性指的是將JTAG連接器、FPGA、PROM的TMS、TCK連在一起，保證從JTAG連接器TDI到其TDO之間，形成JTAG連接器的“TDI →(TDI~TDO) → (TDI~TDO) → JTAG連接器TDO”的閉合回路，其中(TDI~TDO) 為FPGA或者PROM芯片自身的一對輸入、輸出管腳。圖5-12中配置電路的JTAG鏈從連接器的TDI到FPGA的TDI，再從FPGA的TDO到PROM的TDI，最后從PROM的TDO到連接器的TDO，形成了完整的JTAG鏈，FPGA芯片被稱為鏈首芯片。也可以根據需要調換FPGA和PROM的位置，使PROM成為鏈首芯片。

(2) 電源適配性

如圖5-22所示，由于FPGA和PROM要完成數據通信，二者的接口電平必須一致，即FPGA相應分組的管腳電壓Vcco_2必須和PROM Vcco的輸入電壓大小一致，且理想值為2.5V，這是由于FPGA的PROG_B和DONE管腳由2.5V的Vccaux供電。此外，由于JTAG連接器的電壓也由2.5V的Vccaux提供，因此PROM的VCCJ也必須為2.5V。因此，如果接口電壓和參考電壓不同，在配置階段需要將相應分組的管腳電壓和參考電壓設置為一致；在配置完成后，再將其切換到用戶所需的工作電壓。當然，FPGA和PROM也可以自適應3.3V的I/O電平以及JTAG電平，但需要進行一定的改動，即添加幾個外部限流電阻，如圖5-22所示。在主串模式下，XCFxxS系列PROM的核電壓必須為3.3V，XCFxxP系列PROM的核電壓必須為1.8V。

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圖5-22 3.3V的JTAG配置電路示意圖

圖5-22中的RSER、RPAR這兩個電阻要特別注意。首先，RSER= 68Ω將流入每個輸入的電流限制到9.5mA ；其次，N= 3三個輸入的二極管導通，

RPAR = VCCAUX min/ NIIN = 2.375V/(3*9.5mA)
=83 Ω或82 Ω ( 與標準值誤差小于5%的電阻 )

(3)CCLK的信號完整性

CCLK信號是JTAG配置數據傳輸的時鐘信號，其信號完整性非常關鍵。FPGA 配置電路剛開始以最低時鐘工作，如果沒有特別指定，將逐漸提高頻率。CCLK信號是由FPGA內部產生的，對于不同的芯片和電平，其最大值如表F-1所示。

表5-1 不同PROM芯片的最大配置時鐘頻率

3．配置多片FPGA

多片FPGA的配置電路和單片的類似，但是多片FPGA之間有主(Master)、從(Slave) 之分，且需要選擇不同的配置模式。兩片Spartan 3E系列FPGA的典型配置電路如圖5-23所示，兩片FPGA存在主、從地位之分。

圖5-23 主從模式下兩片FPGA的配置電路

FPGA配置失敗的常見問題

在配置FPGA器件時，經常會出現配置失敗的情況，簡單總結起來有下列幾種情況，并給出響應的解決方案。

1． JTAG鏈掃描失敗
解決方法：首先，檢查所有芯片的TCK、TMS管腳是否和JTAG接口的TCK、TMS連接在一起；其次，檢查配置電路的JTAG鏈路是否完整，從 JTAG接口的TDI到鏈首芯片的TDO、……、再到鏈尾芯片的TDO是否連接到JTAG接口的TDO；最后再檢查電源是否正確。

2．無法通過計算機并口配置
解決方法：首先，檢查計算機并口是否插好；其次，采用質量更好的并口配置電纜（Parallel Cable-IV）或信號質量更好的USB配置電纜，排除下載線的問題。目前，最好采用速度更快、可靠性更高的USB下載線。

3． 無法正常配置
解決方法：檢查配置時鐘信號CCLK或JTAG時鐘信號TCK是否存在干擾信號或過沖。如果存在干擾，判斷干擾源，并增加濾波電路以消除干擾。如果有過沖，說明該信號線阻抗可能由于較長不匹配，需要增加匹配電阻。一般情況下，CCLK信號的引線長度不超過10cm，還可通過增加源端匹配電阻（33~100 電阻）來改善時鐘信號質量。
此外，如果FPGA芯片的旁路電容設計不合理或數據線上有地線及彈信號，也會導致配置失敗。

4． DONE管腳狀態始終為低
解決方法：檢測DONE管腳的負載是否太重，選擇合適的上拉電阻。

5． DONE管腳已經變高，但器件仍不能正常工作
解決方法：首先檢查設計是否無誤；其次，如果設計無誤，再檢查器件的啟動順序，參考配置流程，通過設計工具重新設置啟動順序。

6． 模式管腳選擇錯誤
解決方法：根據模式選擇管腳M[2:0]選擇配置模式，當模式改變后，要修改位流文件中的配置時鐘為CCLK還是TCK，否則容易配置失敗

7． 器件上電后，有時候能配置成功，有時不成功
解決方法：這種情況，經常是由期間的復位未完成，就開始出現數據流。解決方法就是添加復位芯片，延長復位時間。