正弦函數表中讀取對應的正弦幅值采用分時的方法。其中分時時鐘非常小，在不影響正 常三相正弦信號的相位關系下，分相邏輯產生器產生的時序如圖3 所示，其中CLK 為輸入 系統時鐘，分相邏輯產生器輸出A、B、C 三個依次滯后的時序。當A 為高電平時讀取從正 弦函數表內讀取出A 相的正弦幅值；B 當為高電平時，讀取B 相的正弦幅值；C 為高電平 時，讀取C 相的正弦幅值。這樣在三相分時邏輯控制器的作用下，將查出的三個單相半波 正弦信號送給正弦信號幅值調節器。

將三個單相半波正弦信號調整為周期為2π的正弦信號，利用公式-2、公式-3 就可以調節為正常的正弦信號。

3.3 相位的調節方法

M 作為相位控制字輸入信號，將輸入信號M 作為正弦函數ROM 表的偏移地址。當系統要 求發出超前參考信號的角度時，首先超前與滯后標志位變為“1”。可逆計數器查表地址從初 始位置對應偏移到ROM 表地址。如果M＝“01010101011”（即δ＝683 為相對偏移地址，實 際M＝683? 0.0440=30o），A 相可逆計數器首先從地址“01010101011”處先遞增計算，遞增 到“11111111111”處就開始遞減計算，計算到地址“00000000000”處再遞增計算，在時鐘 的作用下往復計算。B 相可逆計數器從地址1365＋683 處（1365 為60° 地址）遞減計數；同理C 相可逆計數器從1365＋683 處遞增計數。這樣輸出的正弦信號比參考信號超前30°。同 理.發出滯后電網電壓信號的正弦信號只需采用與超前相反的方法。由于在正弦函數ROM 表 中存儲了(0°－90°)的正弦函數值，共2048 個離散點，M 的調節范圍在（－90 °—＋90 °）之 間，相位分辨率為0.044°。

4 實驗結果

將編譯好的配置文件下載到 FPGA 芯片中，用示波器來觀測輸出波形。為A 相與B 相LPF 濾波后的波形圖圖4，可以看出A 相與B 相彼此相位保持120o 的相位關系,證明輸出三相波 形的相位是正確的。

在實際應用中，通過改變頻率控制字的大小就可以改變輸出頻率。本文利用FLEX10K 器件，設計了相應的三相正弦DDS 電路，對實驗電路進行了全面檢驗。實驗結果表明：①整 體邏輯設計是正確的；②輸出的三相波形相位符合設計要求的控制。

5．結束語

本文根據實際需要，設計出了符合特定需要的三相正弦DDS 電路，通過實驗證明，輸出 波形達到了技術要求，控制靈活、性能良好。 本文作者創新點：本文所做的研究是利用FPGA設計出符合特定需要的三相正弦DDS電路。 實驗證明了該方法的可靠性和可行性。該方法較傳統方法具有良好的實用性和靈活性，有很好的推廣價值。