高速率跳頻、高帶寬技術是提高跳頻發射機性能的關鍵，本文結合軟件無線電思想和架構，提出一種基于FPGA+DSP的跳頻電臺傳輸系統的設計方案，該系統兼容多種調制方式和跳頻速率及數碼率。系統采用上下變頻器作為系統基帶信號與中頻信號之間的頻率轉換器，還給出了系統電路原理圖和程序流程圖。

　　引言

　　跳頻技術是一種具有高抗干擾性、高抗截獲能力的擴頻技術［1］。接收系統是跳頻通信系統中非常重要的部分，自適應跳頻技術、高速跳頻技術、信道編碼技術、高效調制解調技術成為近年來跳頻技術發展的新動態，基于FPGA的跳頻通信接收系統［2］研究有很高的應用價值。

　　跳頻電臺就是采用了頻率跳變來擴展頻譜，提高抗干擾能力，在軍事通信中得到了廣泛的應用［3］。基于FPGA+DSP的跳頻電臺傳輸系統的設計方案［4］具有很好的可移植性。無線通信調制解調紛繁復雜，數碼率及誤碼率要求也不盡相同，該傳輸系統還需要能夠自適應地檢測跳頻電臺的時鐘信息及同步碼，并進行相應的處理，以滿足業務速率的接收解調。

　　本文系統中采用Xilinx公司的VIRTEX5 XC5VSX50T668 FPGA，該芯片具有先進的高性能邏輯架構，包含多種硬IP系統級模塊，并且還支持以太網與PCI Exprees端點模塊。其中RocketIO GTP收發器的設計運行速度為100 Mb/s～3.75 Gb/s，RocketIO GTX收發器的設計運行速度為150 Mb/s～6.5 Gb/s。

　　1 系統總體架構

　　該系統采取半雙工形式進行工作，通過 PTT進行收/發切換。高速跳頻通信系統可具體化為發送狀態模型和接收狀態模型。本系統的硬件設備分為兩個實體，一個負責發送數據，一個負責接收數據，主要的軟件工作在基帶板和中頻板卡上。系統總體框架圖如圖1所示。

　　圖1 系統總體框架圖

　　基帶板芯片主要包括FPGA和DSP，處理器間使用RapidIO接口交換數據，中頻板主要由FPGA和AD/DA轉換芯片組成，基帶板和中頻板通過高速SERDES傳輸信號數據，基帶信號經過信道編碼、交織、軟擴頻，然后添加同步頭，組成特定的幀格式后，寫入FPGA 的發送消息存儲區，其結構圖如圖2所示。

　　圖2 基帶板與中頻板框圖

　　從圖2可以看出，在發送端，數據終端或語音終端將數字信息送入基帶信號處理器（高速通用FPGA+DSP），然后DSP 對這些數字信息進行基帶處理，得到數字化的基帶信號并送入FPGA 進行數字中頻處理（頻譜上搬移過程），用數字化的方法將信號搬移中頻上，數字化的中頻信號再經過寬帶D/A轉換器轉化為模擬信號，最后經由射頻電路將載有信息的電磁波送入自由空間。

　　圖3 跳頻發射機結構框圖

　　圖4 跳頻接收機結構框圖

　　當接收信號到達接收端后，經過前端電路的模擬中頻信號將通過寬帶A/D 轉換器轉化為數字信號，并送入FPGA 經行中頻處理（頻譜下搬移過程），FPGA在把解調以后的數字基帶信號送入DSP，DSP 在完成接收基帶處理以后，將把信息序列送入遠端的語音終端或數據終端，這樣就完成了一次完整的通信過程。

　　對于其中的處理器，本課題選用了TI公司的DSP 芯片TMS320C6487TCI和Xilinx公司的FPGA VIRTEX5 XC5VSX50T668作為高速跳頻系統實現的硬件架構載體。其中Xilinx公司的Virtex5系列采用第二代 ASMBL（高級硅片組合模塊）列式架構，包含5種截然不同的平臺（子系列），比此前任何 FPGA系列提供的選擇范圍都大，它具有運算速度高、使用靈活、功耗低等優點，可以快速地完成數字信號處理中的特殊運算。

　　2 系統設計

　　跳頻發射機系統包括基帶處理部分和中頻處理部分，基帶處理部分由FPGA和DSP完成，主要處理包括：產生發送消息，進行信道編碼［5］、交織，按幀格式進行打包，寫入FPGA內部消息存儲器，生成跳頻圖案、跳頻數、跳時等參數，寫入FPGA內部頻率表存儲器、跳頻數寄存器和跳時寄存器。中頻處理部分由FPGA和AD/DA完成，主要處理包括：存儲器控制、基帶調制、脈沖成形、數字上變頻，發送數據控制和跳頻控制。為了提高數據的傳輸速率，處理器之間使用DSP芯片的RapidIO端口進行數據交換，基帶板和中頻板通過高速SERDES方式轉換數據進行傳輸。

　　接收機與發射機完全是對偶關系，主要完成的數據處理工作包括：正交數字下變頻、解調、解擴、跳頻同步等。使用FPGA+DSP的形式完成基帶處理部分和控制部分，主要數據處理任務包括對接收到數據的信道解碼和解交織，并完成與FPGA接口的數據轉換工作。基帶部分還需要完成寫入跳頻頻率表、跳頻圖案、擴頻碼表，讀出解擴后的數據等，FPGA內部存儲器用于與DSP進行數據交換。

　　2.1 硬件設計

　　跳頻電臺傳輸系統的硬件實現［6］如圖3～4所示，主要包括兩大部分：發送板和接收板。芯片主要包括：VIRTEX5 XC5VSX50T668、TMS320C6487TCI，D/A芯片AD9788、A/D芯片ADS62C17、McBSP接口控制器、存儲器模塊。在該系統設計方案中假設信源產生的數據率為9.6 kbps。

　　發送狀態下系統的工作原理：終端通過與跳頻通信機之間的串口，對跳頻通信機的工作模式等參數進行設置，之后就可以進行信息的發送，信源以9.6 kbps的速率將信息通過RS232異步串口連續把數據送給基帶速率匹配單元，該單元將數據每32字節分為一組，以3.686 4 Mbps的傳輸速率通過SPI同步串口送給RS編碼單元進行RS編碼，編碼采用RS（255，239）的縮短碼形式RS（48，32）實現差錯控制，累計接收三組RS編碼數據后送往交織單元，交織后的數據包為144字節，然后將144字節編碼數據進行并/串變換為1 152位/包，并以3.125 Mbps的傳輸速率，然后在1 152位/包的數據前加8字節數據幀同步頭，隨后將完整的一幀152字節（共1 216位）以1.98 Mbps的傳輸速率，通過DSP的RapidIO端口傳送給FPGA處理器，FPGA處理器通過同步串口接收中斷與緩沖器接收到數據，FPGA中頻速率匹配單元將接收的數據按照中頻調制器要求的串行時鐘主外部幀模式，以32 kbps的幀速率將調制數據送給調制器，進行中頻跳頻調制。

　　接收狀態下系統的工作原理：接收信號經過中頻板FPGA中的解擴器和解調器完成數字解調，將基帶32 kb數據以連續的同步串行數據的格式送給DSP。DSP對數據進行同步幀檢測并解幀，并以3.125 Mbps的傳輸速率并行將144字節/包的數據送往解交織器進行解交織，處理后的數據每48字節為一組，以3.125 Mbps的傳輸速率通過同步并口送給RS譯碼模塊，依次進行RS譯碼。RS譯碼得到的32字節/包信息，通過緩沖器以SPI數據模式送給基帶速率匹配單元，傳輸速率為1.562 5 Mbps。基帶速率匹配單元將去掉冗余碼的數據，再以9.6 kbps的速率送往信宿，至此接收處理過程完成。

　　2.2 軟件設計

　　為了實現高速跳頻通信系統，需要考慮的問題是跳頻碼的接收同步和跳頻幀結構［8］的實現。跳頻同步算法［7］的性能主要考慮達到同步所需要的時間和精度，幀結構［9］主要考慮到跳頻數據的平衡和發送速率。其中，跳頻圖案的同步是關鍵，能否快速、準確地實現跳頻圖案的同步，直接關系到能否實現數據的正確接收與判決。載波同步由頻率合成器的性能來保證，位同步和幀同步與一般的數字通信系統相同。

　　2.2.1 跳頻控制模塊的功能

　　電臺開機或由其他工作狀態進入跳頻工作方式后，首先進行初始化，然后轉入搜索狀態，一方面檢測PTT線是否指示發狀態，一方面搜索同步信息。一旦檢測到PTT線是指示發初始同步信息，隨即轉入正常跳頻狀態；若接收到同步信息，則也轉入正常跳頻狀態。在正常跳頻狀態，一方面用戶可以進行話音或數據通信；另一方面，若電臺處于發送狀態，并檢測到PTT己經松開，則發完結束信息后轉入搜索狀態;若電臺處于接收狀態，并檢測到有效的結束信息，則也轉入搜索狀態。從以上分析可以看出，電臺主要有三種工作狀態，即發送狀態、接收狀態和搜索狀態，而且跳頻電臺工作狀態設置及其轉移具有以下特點：

　?、偻剿阉鲬B是電臺的常態，或稱穩態，電臺開機后，只要是進入跳頻，電臺無論是發方還是收方，都將首先處于同步搜索狀態，遲入網同步也從搜索態開始。

　　②這是一個閉環同步系統，電臺開機后，不需要人工的同步操作，全部自動實現，方便戰術使用。

　　2.2.2 數據幀結構及同步跳

　　（1） 初始同步信息構成

　　同步信息分成2組（記為A組、B組）；每組同步消息幀包含80位數據，第一組用4個同步頻率（f1，f2，f3，f4）傳送，第二組用另4個同步頻率（f5，f6，f7，f8）傳送；其中第1組同步信息（稱為A組）重發5次，第2組同步信息（稱為B組）重發2次；同時在每組同步信息跳之后，分別在A組和B組同步信息跳之后插入2跳偽同步跳（f9，f10）和（f11，f12）。這樣，初始同步跳共發送了32跳。以400跳/s的跳速發送這32跳同步信息，則初始同步時間需要80 ms。A組信息結構如下：

　　同步信息的構成除TOD低位外還包括前導序列、幀頭、網號、與慢跳結束時刻的時間差等，B組同步信息結構如下：

　?。?） 勤務同步幀結構

　　在數據跳中，偽隨機地插入了勤務跳，遲入網電臺可通過搜索這些位于數據跳中的勤務跳來完成入網。勤務跳頻的4個頻點和初始同步頻點一樣，根據TOD信息和密鑰隨機的選出，并且4個頻點均勻分布在整個跳頻頻帶內。勤務跳頻內的同步信息與初始同步信息結構基本一致，由保護時間、幀同步、網號、TOD組成，幀結構如下：

　　接收機在1000跳/s的數據接收狀態下根據勤務跳的同步信息不斷調整本地時鐘，以實現跳頻的跟蹤保持狀態。當發射機停止發數后，自動發送8跳結束標志信息，接收機收到結束標志信息后斷開基帶數據通路，以停止接收數據，并且迅速轉入慢跳搜索狀態。結束信息在每次松開PTT鍵后發送。

　　（3） 數據跳幀結構

　　數據跳幀格式如下：

　　由于以9.6 kbps的用戶速率傳送96字節數據需要80 ms時間，經過Rs編碼與交織等處理后，整包數據變為152字節。傳送152字節數據，使用1000跳/s的跳速，76個數據跳全部發送完畢。剩余的4 ms時間內插入4個頻點的勤務同步跳，共4跳，作為勤務同步和遲入網同步。因此本跳頻系統中設計了一個跳頻通信周期為80 ms，如表1所列。

　　表1 各時鐘關系

　　一個通信周期為80 ms，每1 ms容納32個基帶位（基帶速率為32 kbps）。

　　發端在按下PTT（Push To Talk）鍵時先發送一組同步頭，用來傳送初始同步信息［10］，然后再發送語音信息。初始同步信息由初始同步頻率進行發送，根據發送的初始同步信息，初始同步頻率分成兩組，每組有4個同步頻率組成，為了提高同步的抗干擾性能，同步的頻率是隨著時間的變化而更新的。第一組頻率為f1、f2、f3、f4，每隔100個通信周期換掉一個同步頻率，用于傳送A組初始同步信息，傳送完A組同步信息后插入兩跳偽隨機跳頻（f9，f10）。第二組頻率為f5、f6、f7、f8，也是每隔100個通信周期換掉一個同步頻率，用于傳送B組初始同步信息，傳送完B組同步信息后插入兩跳偽隨機跳頻（f11，f12）。每次按下PTT鍵，發送32跳的初始同步信息，其發送格式如圖5所示。

　　圖5 初始同步信息發送

　　正常跳頻通信時在語音跳中間加傳勤務同步跳，每800跳為一個通信循環，每80跳為一通信周期，每個通信周期傳4跳（f1，f2，f3，f4）勤務同步信息發送。

　　結語

　　基于FPGA的跳頻通信接收系統與常規跳頻通信接收系統相比，該系統具有靈活性強、可靠性高、開發周期短和費用低等優點，可廣泛應用于通信領域。在測試過程中發現本文設計的系統滿足性能要求：4.8 kbps以下業務跳頻同步時間小于6 s，4.8 kbps以上業務跳頻同步時間小于0.6 s。