隨著轉換器分辨率和速度的提高，對于效率更高的接口的需求也隨之增長。一種新型轉換器接口——JESD204——誕生于幾年前，其作為轉換器接口經過幾次版本更新后越來越受矚目，效率也更高。如今，該接口的使用率正在穩步上升，并且有望成為未來轉換器的協議標準。JESD204接口可提供這種高效率，較之其前代CMOS和LVDS產品在速度、尺寸和成本上更有優勢。采用JESD204的設計擁有更快的接口帶來的好處，能與轉換器更快的采樣速率同步。此外，引腳數量的減少使得封裝尺寸更小且布線數量更少，這些都讓電路板更容易設計并且整體系統成本更低。該標準可以方便地調整，從而滿足未來需求 這從它已經歷的兩個版本的變化中即可看出。自從2006年發布以來，JESD204標準經過兩次更新，目前版本為B。由于該標準已為更多的轉換器供應商、用戶以及FPGA制造商所采納，它被細分并增加了新特性，提高了效率和實施的便利性。此標準即適用于模數轉換器(ADC)也適用于數模轉換器(DAC)，初步打算作為FPGA的通用接口(也可能用于ASIC)。

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JESD204——它是什么？

2006年4月，JESD204最初版本發布。該版本描述了轉換器和接收器(通常是FPGA或ASIC)之間數Gb的串行數據鏈路。在JESD204的最初版本中，串行數據鏈路被定義為一個或多個轉換器和接收器之間的單串行通道。圖1給出了圖形說明。圖中的通道代表M個轉換器和接收器之間的物
理接口，該接口由采用電流模式邏輯(CML)驅動器和接收器的差分對組成。所示鏈路是轉換器和接收器之間的串行數據鏈路。幀時鐘同時路由至轉換器和接收器，并為設備間的JESD204鏈路提供時鐘。

通道數據速率定義為312.5 Mbps與3.125 Gbps之間，源阻抗與負載阻抗定義為100  ±20%。差分電平定義為標稱800 mV峰峰值、共模電平范圍從0.72 V至1.23 V。該鏈路利用8b/10b編碼，采用嵌入式時鐘，這樣便無需路由額外的時鐘線路，以及相關的高數據速率下傳輸的數據與額外的時鐘信號對齊的復雜性。當JESD204標準開始被使用時，人們開始意識到該標準需要修訂以支持多個轉換器下的多路、對齊的串行通道，以滿足轉換器日益增長的速度和分辨率。

這種認識促成了2008年4月份JESD204第一個修訂版的發布，即JESD204A。此修訂版增加了支持多個轉換器下的多路對齊串行通道的能力。該版本所支持的通道數據速率依然為312.5 Mbps至3.125 Gbps，另外還保留了幀時鐘和電氣接口規范。增加了對多路對齊串行通道的支持，可讓高采樣速率和高分辨率的轉換器達到3.125 Gbps的最高支持數據速率。圖2以圖形表示JESD204A版本中增加的功能，即支持多通道。

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雖然最初的JESD204標準和修訂后的JESD204A標準在性能上都比老的接口標準要高，它們依然缺少一個關鍵因素。這一缺少的因素就是鏈路上串行數據的確定延遲。對于轉換器，當接收到信號時，若要正確重建模擬域采樣信號，則關鍵是了解采樣信號和其數字表示之間的時序關系(雖然這種情況是針對ADC而言，但DAC的情況類似)。該時序關系受轉換器的延遲影響，對于ADC,它定義為輸入信號采樣邊沿的時刻直至轉換器輸出數字這段時間內的時鐘周期數。類似地，對于DAC，延遲定義為數字信號輸入DAC的時刻直至模擬輸出開始轉變這段時間內的時鐘周期數。JESD204及JESD204A標準中沒有定義可確定性設置轉換器延遲和串行數字輸入/輸出的功能。另外，轉換器的速度和分辨率也不斷提升。這些因素導致了該標準的第二個版本——JESD204B。

2011年7月，第二版本標準發布，稱為JESD204B，即當前版本。修訂后的標準中，其中一個重要方面就是加入了實現確定延遲的條款。另外，對數據速率的支持上升到了12.5 Gbps，并分成設備的不同速度等級。此修訂版標準使用設備時鐘作為主要時鐘源，而不是像之前版本那樣以幀時鐘作為主時鐘源。圖3表示JESD204B版本中的新增功能。

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