Input 接口類型和約束

由于歷史的原因，相當(dāng)一部分 FPGA 設(shè)計(jì)仍然在系統(tǒng)中起到膠合邏輯（Glue Logic）的作用，當(dāng)然，如今的 FPGA 中嵌入了高速串行收發(fā)器和嵌入式處理器等，早就不僅僅局限于系統(tǒng)設(shè)計(jì)的配角，反而成為了其中的主角甚至是明星。但數(shù)據(jù)接口的同步一直是FPGA 設(shè)計(jì)中的常見(jiàn)問(wèn)題，也是一個(gè)重點(diǎn)和難點(diǎn)，很多設(shè)計(jì)不穩(wěn)定都是因?yàn)閿?shù)據(jù)接口的同步有問(wèn)題。

FPGA 的數(shù)據(jù)接口同步根據(jù)系統(tǒng)級(jí)設(shè)計(jì)方式來(lái)講可以分為系統(tǒng)同步和源同步兩種。

系統(tǒng)同步接口
系統(tǒng)同步接口（System Synchronous Interface）的構(gòu)建相對(duì)容易，以 FPGA 做接收側(cè)來(lái)舉例，上游器件僅僅傳遞數(shù)據(jù)信號(hào)到 FPGA 中，時(shí)鐘信號(hào)則完全依靠系統(tǒng)板級(jí)來(lái)同步。時(shí)鐘信號(hào)在系統(tǒng)級(jí)上同源，板級(jí)走線的延時(shí)也要對(duì)齊。正因?yàn)檫@樣的設(shè)計(jì)，決定了數(shù)據(jù)傳遞的性能受到時(shí)鐘在系統(tǒng)級(jí)的走線延時(shí)和 skew 以及數(shù)據(jù)路徑延時(shí)的雙重限制，無(wú)法達(dá)到更高速的設(shè)計(jì)要求，所以大部分情況也僅僅應(yīng)用 SDR 方式。

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對(duì)系統(tǒng)同步接口做 Input 約束相對(duì)容易，只需要考慮上游器件的 Tcko 和數(shù)據(jù)在板級(jí)的延時(shí)即可。下圖是一個(gè) SDR 上升沿采樣系統(tǒng)同步接口的 Input 約束示例。

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設(shè)置和分析 I/O 約束一定要有個(gè)系統(tǒng)級(jí)思考的視角，如上右圖所示，Launch Edge 對(duì)應(yīng)的是上游器件的時(shí)鐘，而 Capture Edge 則對(duì)應(yīng) FPGA 的輸入時(shí)鐘，正因?yàn)槭窍到y(tǒng)同步時(shí)鐘，所以可以將其視作完全同步而放在一張圖上分析，這樣一來(lái)，就可以用一般時(shí)序分析方法來(lái)看待問(wèn)題。

一條完整的時(shí)序路徑，從源觸發(fā)器的 C 端開(kāi)始，經(jīng)過(guò) Tcko 和路徑傳輸延時(shí)再到目的觸發(fā)器的 D 端結(jié)束。放在系統(tǒng)同步的接口時(shí)序上，傳輸延時(shí)則變成板級(jí)傳輸延時(shí)（還要考慮 skew），所以上述 -max 后的數(shù)值是 Tcko 的最大值加上板級(jí)延時(shí)的最大值而來(lái)，而-min后的數(shù)值則是由兩個(gè)最小值相加而來(lái)。

源同步接口
為了改進(jìn)系統(tǒng)同步接口中時(shí)鐘頻率受限的弊端，一種針對(duì)高速 I/O 的同步時(shí)序接口應(yīng)運(yùn)而生，在發(fā)送端將數(shù)據(jù)和時(shí)鐘同步傳輸，在接收端用時(shí)鐘沿脈沖來(lái)對(duì)數(shù)據(jù)進(jìn)行鎖存，重新使數(shù)據(jù)與時(shí)鐘同步，這種電路就是源同步接口電路（Source Synchronous Interface）。

源同步接口最大的優(yōu)點(diǎn)就是大大提升了總線的速度，在理論上信號(hào)的傳送可以不受傳輸延遲的影響，所以源同步接口也經(jīng)常應(yīng)用 DDR 方式，在相同時(shí)鐘頻率下提供雙倍于SDR 接口的數(shù)據(jù)帶寬。

源同步接口的約束設(shè)置相對(duì)復(fù)雜，一則是因?yàn)橛?SDR、DDR、中心對(duì)齊（Center Aligned）和邊沿對(duì)齊（Edge Aligned）等多種方式，二則可以根據(jù)客觀已知條件，選用與系統(tǒng)同步接口類似的系統(tǒng)級(jí)視角的方式，或是用源同步視角的方式來(lái)設(shè)置約束。

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如上圖所示，對(duì)源同步接口進(jìn)行 Input 約束可以根據(jù)不同的已知條件，選用不同的約束方式。一般而言，F(xiàn)PGA 作為輸入接口時(shí)，數(shù)據(jù)有效窗口是已知條件，所以方法 2 更常見(jiàn)，Vivado IDE 的 Language Templates 中關(guān)于源同步輸入接口 XDC 模板也是基于這種方法。但不論以何種方式來(lái)設(shè)置 Input 約束，作用是一樣，時(shí)序報(bào)告的結(jié)果也應(yīng)該是一致的。

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針對(duì)上圖所示中心對(duì)齊源同步 SDR 接口時(shí)序，分別按照兩種方式來(lái)約束，需要的已知條件和計(jì)算方式雖然不同，但卻可以得到完全一樣的結(jié)果。

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DDR 接口的約束設(shè)置

DDR 源同步接口的約束稍許復(fù)雜，需要將上升沿和下降沿分別考慮和約束，以下以源同步接口為例，分別就輸入接口數(shù)據(jù)為中心對(duì)齊或邊沿對(duì)齊的方式來(lái)舉例。

DDR 源同步中心對(duì)齊輸入接口

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已知條件如下：

時(shí)鐘信號(hào) src_sync_ddr_clk 的頻率： 100 MHz

數(shù)據(jù)總線： src_sync_ddr_din[3:0]

上升沿之前的數(shù)據(jù)有效窗口 ( dv_bre ) ： 0.4 ns

上升沿之后的數(shù)據(jù)有效窗口 ( dv_are ) ： 0.6 ns

下降沿之前的數(shù)據(jù)有效窗口 ( dv_bfe ) ： 0.7 ns

下降沿之后的數(shù)據(jù)有效窗口 ( dv_afe ) ： 0.2 ns