賽靈思 Zynq?-7000 All Programmable SoC 系列代表了嵌入式設計的新局面，為嵌入式系統工程設計群體帶來前所未有的高性能和靈活性。這些產品在單個器件上集成了特性豐富的雙核 ARM? Cortex-A9 MPCore處理系統和賽靈思可編程邏輯。3,000 多個互聯點將片上處理系統 (PS) 與片上可編程邏輯 (PL) 相連，使兩個片上系統之間的性能達到了任何雙芯片處理器 FPGA 都無法匹敵的高度。賽靈思在 2011 年發布這款 Zynq SoC 器件時，便立即得到了很多精通硬件設計語言和方法以及嵌入式軟件開發的嵌入式系統工程師和架構師的追捧。如今，首款 Zynq SoC 已被用于無線基礎設施、智能工廠和智能視頻/視覺等多種嵌入式應用領域，并且快速成為高級駕駛員輔助系統約定俗成的標準平臺。

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為了讓這款性能卓越的器件能夠被具有很強軟件背景但沒有 HDL 經驗的嵌入式工程師所用，賽靈思在今年年初推出了基于 Eclipse 的 SDSoC集成開發環境，使軟件工程師能夠對 Zynq SoC 中的可編程邏輯和 ARM 處理系統進行編程。

我們仔細了解一下 Zynq SoC [1] 的特性以及軟件工程師如何利用 SDSoC 環境來創建用任何其他“處理器+FPGA”系統均無法實現的系統設計。為進行研究，我們將使用包含一個 Zynq Z-7020-1 器件的賽靈思 ZC702 評估板 [2] 作為硬件平臺。

如圖 1 所示，Zynq SoC 包含兩大功能模塊：PS（包含應用處理器單元、存儲器接口、外設和互聯）和 PL（傳統的 FPGA 架構）。

PS 和 PL 通過與 ARM? AMBA? AXI4 接口兼容的互聯鏈路緊密耦合在一起。四個高性能 (HP) AXI4 接口端口將 PL 連接到 PS 中的異步 FIFO 接口 (AFI) 模塊，從而在 PL和 PS 存儲器系統（DDR 和片上存儲器）之間提供一條高吞吐量的數據路徑。AXI4 加速器一致性端口 (ACP) 允許直接從 PL 主設備對 L1 和 L2 高速緩存進行低時延的一致性訪問。通用 (GP) 端口包含可從 PS 和 PL 訪問的低性能通用端口。

在傳統的以硬件設計為核心的流程中，通過使用賽靈思的 Vivado? Design Suite 在 Zynq SoC 上設計嵌入式系統大致需要四個步驟：

1. 系統架構師確定硬件-軟件分區方案。計算密集型算法最適合硬件。特性分析結果是鑒別性能瓶頸以及在數據移動成本與加速優勢之間進行權衡研究的基礎。

2. 硬件工程師處理被分到硬件中的功能，并將它們轉換或設計成 IP 核，例如，用 Vivado 取代VHDL 或 Verilog ；用 Vivado 高層次綜合 (HLS) 實現 C/C++ 高層次綜合[3]，或者用 Vivado System Generator for DSP 實現模型化設計 [4]。

3. 然后，工程師使用 Vivado IP Integrator [5]創建整個嵌入式系統的模塊化設計。整個系統的開發需要用到不同的數據移動工具（AXI-DMA、AXI Memory Master、AXI-FIFO 等），以及連接 PL IP 與 PS 的AXI 接口（GP、HP 和 ACP）。一旦 IP Integrator 中所有設計規則檢查都通過，就可將項目導出至賽靈思軟件開發套件 (SDK) [6]。

4. 軟件工程師使用賽靈思 SDK 開發針對 PS 中 ARM處理器的驅動程序和應用。

最近幾年，賽靈思對 Vivado Design Suite 的簡便易用性實現了顯著提高，該套件能夠讓工程師縮短 IP 開發時間以及 IP 模塊連接步驟（上述步驟 2 以及步驟 3 的部分內容）。就 IP 開發而言，采用這些最新設計技術（例如在 Vivado HLS 工具中實現 C/C++高層次綜合；用 Vivado System Generator for DSP 實現模型化設計）可以顯著縮短開發和驗證時間，同時讓設計團隊能夠使用高層次抽象探索更大的架構范圍。對于使用 VHDL 或 Verilog 需要數周才能完成的設計，利用新型工具只需數天就能完成。

SDSoC 環境會自動安排所有必要的賽靈思工具，以生成針對 Zynq SoC 的完整軟硬件系統，而且所需的用戶介入程度很小。

賽靈思通過 Vivado IP Integrator 可進一步強化流程。Vivado Design Suite 的這個功能使設計人員只需要在圖形用戶界面 (GUI) 中連接 IP 模塊，就可以設計復雜的硬件系統（嵌入式或非嵌入式），從而實現快速的硬件系統集成。

新的 Vivado Design Suite 功能可幫助設計與開發團隊簡化 Zynq SoC 的使用。但對于以硬件為中心的優化流程而言，要縮短探索不同數據移動工具和 PS-PL接口（步驟 3 的一部分）以及寫入和調試驅動程序與應用（步驟 4）所需的開發時間，辦法并不多。如果整個系統不能滿足吞吐量、時延或占位面積等方面的設計要求，那么設計團隊不得不修改步驟 3 中的系統連接，以重構硬件架構。這些修改會不可避免地導致步驟 4 中的軟件應用發生變化。有些情況下，加速不足或者硬件利用率過高會迫使開發團隊重新考慮最初的軟硬件分區。多個硬件和軟件團隊將不得不再次反復設計系統，以探索可能滿足最終要求的其他架構。