物理約束從布局開始
您可能出于多種原因想對布局進行約束，例如幫助達到時序要求，或者在設計的不同區域間實現隔離。就此而言，有三種類型的約束很重要：
? BEL –將網表單元放在 slice 中的基本的邏輯元素。
? LOC –將網表的單元放在器件內的一個位置。
? PBlock – 可使用物理(或“P”)block 將邏輯 block 約束到 FPGA 的一個區域。

因此，LOC 允許在器件內定義一個 slice 或其它位置；BEL 約束可用來定義觸發器在 slice 中使用的更精細粒度。當對設計的大面積區域進行分段時，PBlock 可用來將邏輯集合在一起。PBlock 的另一個用途是在執行部分重配置時定義邏輯區域。

有些情況下，您需要將較小的邏輯功能放在一組，以確保時序達到最佳。盡管可以用 PBlock 來實現，但更常見的方法是使用相對放置的宏命令。

相對放置的宏命令(RPM)允許將 DSP、觸發器、LUT 和 RAM 等設計元素在布局中放在一起。

與 PBlock 不同，RPM 不會將這些元素的位置約束在器件的特定區域(除非您想這樣做),而是在布局時將這些元素放在一起。將設計元素放在一起能實現兩個目標。這樣能改善資源效率，讓您能夠精細調節互聯長度，以實現更好的時序性能。

要將設計元素放在一起，可使用三種類型的約束，這些約束用 HDL 源文件進行定義。
? U_SET 可定義一個與層級無關的單元 RPM 集。
? HU_SET 可定義有層級的單元 RPM 集
? RLOC給定義好的SET分配相對位置。

RLOC 約束被定義為 RLOC = XmYm，其中 X 和 Y 與 FPGA 陣列的坐標有關。當定義 RLOC 時，既可以用相對坐標也可以用絕對坐標，取決于您是否添加了 RPM_GRID 屬性。添加這個屬性后，該定義將成為絕對坐標而非相對的。由于這些約束在 HDL 中定義，如圖 4 所示，因此在將約束添加到 HDL 文件之前，通常需要首先運行布局布線設計反復，以便正確定義布局。

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圖 4 – 源代碼中的約束

總之，理解時序和布局約束并學習如何正確使用它們，對于在賽靈思可編程邏輯設計中獲得最佳結果質量至關重要。