該模塊接受來自SDRAM控制接口模塊的指令并進(jìn)行判斷，根據(jù)發(fā)來的指令產(chǎn)生對SDRAM進(jìn)行控制的信號：地址信號(ADDR)、控制信號(CS、CKE)和指令信號(RAS、CAS、WE)。此外，可以通過LOAD-MODE命令，對預(yù)設(shè)的模式寄存器進(jìn)行配置，從而實(shí)現(xiàn)對SDRAM工作模式的操控。最后，該模塊通過使能信號OE來判斷讀、寫請求信號，以此來控制數(shù)據(jù)通路模塊數(shù)據(jù)的發(fā)送方向。

（4）數(shù)據(jù)通路模塊

數(shù)據(jù)通路模塊的功能是：在寫數(shù)據(jù)時(shí)將輸入的數(shù)據(jù)送入到SDRAM中或者在讀數(shù)據(jù)時(shí)將SDRAM中的數(shù)據(jù)送到數(shù)據(jù)輸出口。

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SDRAM控制器的頂層模塊如圖8所示。

設(shè)計(jì)好 SDRAM控制器后，采用2個(gè)SDRAM，利用乒乓緩存［8］結(jié)構(gòu)的方式來實(shí)現(xiàn)對視頻信號的緩存。在第1個(gè)緩存周期，輸入的數(shù)據(jù)流在SDRAM控制器控制下被寫入到SDRAM1中。在第2個(gè)緩存周期，通過選擇信號的切換，將輸入的數(shù)據(jù)流寫入到SDRAM2中；同時(shí)，將SDRAM1中寫入的第1個(gè)緩存周期的數(shù)據(jù)讀出，輸出到運(yùn)算處理單元進(jìn)行處理。在第3個(gè)緩存周期，再次通過選擇信號切換數(shù)據(jù)的輸入與輸出緩存單元。如此循環(huán)，從而將緩沖的數(shù)據(jù)流不停頓地送到下一模塊進(jìn)行處理。

圖9為SDRAM控制接口模塊的時(shí)序仿真圖。圖中，完成初始化后，該模塊根據(jù)CMD指令，解析出對應(yīng)的SDRAM操作命令。

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圖10是指令解析響應(yīng)模塊仿真時(shí)序圖，該模塊根據(jù)發(fā)來的讀、寫、刷等命令，對SDRAM的控制信號RAS_N、CAS_N、WE_N、CKE進(jìn)行編碼。

4 結(jié)論

本文首先介紹了基于FPGA視頻采集系統(tǒng)的整體設(shè)計(jì)，對于采集和存儲(chǔ)過程中實(shí)時(shí)性和高效性的要求，分別討論了ITU656視頻解碼中需要從采集到的視頻數(shù)據(jù)中提取出有效視頻數(shù)據(jù)流，以及將其調(diào)整為符合VGA顯示的像素大小。在存儲(chǔ)模塊中，SDRAM的工作時(shí)鐘和視頻采集系統(tǒng)的時(shí)鐘不同，為解決讀寫時(shí)鐘不同步的問題，采用異步FIFO實(shí)現(xiàn)跨時(shí)鐘域的同步化，同時(shí)采用了兩片SDRAM實(shí)現(xiàn)乒乓緩存設(shè)計(jì)，對SDRAM控制器各個(gè)模塊分別進(jìn)行Modelsim仿真驗(yàn)證，得出正確結(jié)果，可以滿足系統(tǒng)的整體要求。