5.1.6 SelectIO模塊

Virtex-6每個I/O片（I/O Tile）包含兩個IOB、兩個ILOGIC、兩個OLOGIC 和兩個IODELAY，如圖5-24 所示。

?

圖5-24 I/O 片結構圖

本小節就以下幾個方面介紹Virtex-6 的SelectIO 資源。

(1) SelectIO 的電氣特性。
(2) SelectIO 的邏輯資源——ILOGIC 資源和OLOGIC 資源。
(3) SelectIO 的高級邏輯資源——ISERDES 資源、OSERDES 資源和Bitslip。

一、 SelectIO IO 的電氣特性

所有的Virtex-6 FPGA 有高性能的可配置SelectIO 驅動器與接收器，支持非常廣泛的接口標準。強大的功能SelectIO 包括輸出強度和斜率的可編程控制以及使用數控阻抗（DCI）的片上終端。

IOB 包含輸入、輸出和三態SelectIO 驅動器。支持單端I/O 標準（LVCMOS、HSTL、SSTL）和差分I/O 標準（LVDS、HT、LVPECL、BLVDS、差分HSTL 和SSTL）。

注意：差分輸入和VREF 相關輸入由VCCAUX 供電。

IOB、引腳及內部邏輯的連接如圖5-25 所示。

圖5-25 IOB、引腳及內部邏輯連接圖

IOB 直接連接ILOGIC/OLOGIC 對，該邏輯對包含輸入和輸出邏輯資源，可實現數據和三態控制。ILOGIC和OLOGIC可分別配置為ISERDES和OSERDES。

Xilinx軟件庫提供了大量與I/O相關的原語，在例化這些原語時，可以指定I/O標準。與單端I/O相關的原語包括IBUF（輸入緩沖器）、IBUFG（時鐘輸入緩沖器）、OBUF（輸出緩沖器）、OBUFT（三態輸出緩沖器）和IOBUF（輸入/輸出緩沖器）。與差分I/O相關的原語包括IBUFDS（輸入緩沖器）、IBUFGDS（時鐘輸入緩沖器）、OBUFDS（輸出緩沖器）、OBUFTDS（三態輸出緩沖器）、IOBUFDS（輸入/輸出緩沖器）、IBUFDS_DIFF_OUT（輸入緩沖器）和IOBUFDS_DIFF_OUT（輸入/輸出緩沖器）。

二、 SelectIO的邏輯資源

SelectIO的邏輯資源主要是指ILOGIC和OLOGIC資源，它們完成了FPGA引腳到內部邏輯的連接功能，包括組合輸入/輸出、三態輸出控制、寄存器輸入/輸出、寄存器三態輸出控制、DDR輸入/輸出、DDR輸出三態控制、IODELAYE1高分辨率可調整延遲單元及其控制模塊。

下面簡要介紹ILOGIC和OLOGIC功能。

(1) ILOGIC。

圖5-26 ILOGIC內部邏輯

ILOGIC的內部邏輯如圖5-26所示，可以實現的操作包括：異步/組合邏輯、DDR模式（OPPOSITE_EDGE、SAME_EDGE或SAME_EDGE_PIPELINED）、電平敏感型鎖存器和邊沿觸發D型觸發器。

異步/組合邏輯。

用來創建輸入驅動器與FPGA內部資源之間的直接連接。當輸入數據與FPGA內部邏輯之間存在直接（非寄存）連接，或者當“將I/O寄存器/鎖存器合并到IOB中”的設置為OFF時，此通路被自動使用。

輸入DDR（IDDR）。

Virtex-6器件的ILOGIC中有專用寄存器來實現輸入雙倍數據速率（DDR）。可以通過例化IDDR的原語來使用此功能。IDDR只有一個時鐘輸入，下降沿數據由輸入時鐘的反相版本（在ILOGIC內完成反相）進行時鐘控制。所有輸入I/O模塊的時鐘均為完全多路復用，即ILOGIC或OLOGIC模塊之間不共用時鐘。IDDR支持以下三種操作模式：
OPPOSITE_EDGE模式、SAME_EDGE模式和SAME_EDGE_PIPELINED模式。

SAME_EDGE和SAME_EDGE_PIPELINED與Virtex-5一樣。這些模式允許設計人員在ILOGIC模塊內部將下降沿數據轉移到上升沿時鐘域，以節省CLB和時鐘資源并提高性能。這些模式是用DDR_CLK_EDGE屬性實現的。

各模式下時序圖請參考圖5-27、圖5-28和圖5-29。

圖5-27 OPPOSITE_EDGE模式下的輸入雙倍數據速率

圖5-28 SAME_EDGE模式下的輸入雙倍數據速率

圖5-29 SAME_EDGE_PIPELINED模式下的輸入雙倍數據速率

可編程絕對延遲單元IODELAYE1。

每個I/O模塊包含一個可編程絕對延遲單元，稱為IODELAYE1。IODELAYE1可以連接到ILOGIC/ISERDES或OLOGIC/OSERDES模塊，也可同時連接到這兩個模塊。

IODELAYE1是具有32個tap的環繞延遲單元，具有標定的tap分辨率。請參考附帶光盤中的《Virtex-6 IO用戶手冊》。IODELAYE1可用于組合輸入通路、寄存輸入通路、組合輸出通路或寄存輸出通路，還可以在內部資源中直接使用。IODELAYE1允許各輸入信號有獨立的延遲。通過在《Virtex-6用戶手冊》中規定的范圍內選擇IDELAYCTRL參考時鐘，可以改變tap延遲分辨率。IODELAYE1資源可用作IDELAY、ODELAY或組合延遲。

.IDELAYE1允許各輸入信號有獨立的延遲。延遲單元可以被校驗到一個絕對延時固定值(TIDELAYRESOLUTION)，這個值不隨工藝，電壓和溫度的變化而改變。