【Number of Input Trigger Ports】下拉列表框：選擇ILA核輸入觸發(fā)端口數(shù)目，ILA核最多支持16個(gè)輸入觸發(fā)端口。每個(gè)觸發(fā)端口的參數(shù)在下方列出，包括觸發(fā)寬度、觸發(fā)匹配條件判斷類型和數(shù)目。

TRIGn選項(xiàng)組：

【Trigger Width】編輯框：觸發(fā)端口由一條或者多條信號(hào)線組成，信號(hào)線的總數(shù)成為觸發(fā)寬度，最大為256。
【# Match Unit】下拉列表框：觸發(fā)比較匹配單元是個(gè)比較器，和觸發(fā)端口相連，用于檢測(cè)觸發(fā)端口是否滿足設(shè)定的條件。每個(gè)觸發(fā)端口可以有1～16個(gè)觸發(fā)匹配單元。觸發(fā)匹配設(shè)置單元設(shè)置的越多，觸發(fā)事件就越靈活，但是要占用更多的內(nèi)部資源。在滿足條件的情況下，盡量減少觸發(fā)匹配單元的數(shù)量。
【MatchType】下拉列表框：請(qǐng)參見(jiàn)表9-1。
【Count Width】下拉列表框：匹配單元計(jì)數(shù)器寬度，用于選擇滿足匹配條件的次數(shù)，最大32位。

Trigger Condition Settings選項(xiàng)組
【Enable trigger condition sequencer】復(fù)選框：設(shè)臵是否使能觸發(fā)隊(duì)列器和隊(duì)列器深度。觸發(fā)序列是為了增加觸發(fā)的復(fù)雜性，使觸發(fā)的條件更加特殊，我們可以把若干個(gè)狀態(tài)組合起來(lái)形成觸發(fā)條件，這樣就能更好的使用有限的資源存儲(chǔ)有用的數(shù)據(jù)。
【Max Number of Sequencer levels】下拉列表框：設(shè)臵最大的觸發(fā)條件序列級(jí)數(shù)。

Storage qualification condition Settings選項(xiàng)組
【Enable Storage Qualification】復(fù)選框：存儲(chǔ)器限制條件。請(qǐng)參考9.2.2小節(jié)中的相關(guān)內(nèi)容。
Captures Parameters選項(xiàng)卡：采樣參數(shù)選項(xiàng)卡（參見(jiàn)圖9-33）。

圖9-33 【Captures Parameters】參數(shù)設(shè)置界面

【Sample On】下拉選擇框：設(shè)臵在時(shí)鐘的上升沿或者下降沿采集數(shù)據(jù)。

【Data Depth】下拉選擇框：設(shè)臵ILA核存儲(chǔ)的最大數(shù)據(jù)采樣個(gè)數(shù)。

【Data Same as Trigger】復(fù)選框：設(shè)臵ILA觸發(fā)端口和數(shù)據(jù)采集端口是否相同。請(qǐng)參考9.2.2小節(jié)中的相關(guān)內(nèi)容。

Trigger Port Used As Data選項(xiàng)組：
如果選中了【Data Same As Trigger】復(fù)選框，那么在數(shù)據(jù)選項(xiàng)的每個(gè)TRIGn端口前都會(huì)出現(xiàn)一個(gè)【Include TRIGn Port】復(fù)選框，選中該選項(xiàng)，表明數(shù)據(jù)和觸發(fā)端口合并。

Net connections選項(xiàng)卡（參見(jiàn)圖9-34）。

圖9-34 【Net connections】網(wǎng)絡(luò)連接界面

Net Connections選項(xiàng)組：用于將集成邏輯分析儀ILA核的輸入信號(hào)與設(shè)計(jì)中的網(wǎng)線連接起來(lái)。如果觸發(fā)和數(shù)據(jù)信號(hào)分離，那么必須指定數(shù)據(jù)、時(shí)鐘和觸發(fā)端口。雙擊【CLOCK PORT】或者單擊【CLOCK PORT】左邊的加號(hào)（+）。如果還沒(méi)連接，該選項(xiàng)顯示為紅色。如圖9-34所示，包括【CLOCK PORT】和【TRIGGER PORTS】?jī)山M端口的連接。

【Modify Connections】按鈕：?jiǎn)螕粼摪粹o彈出【Select Net】對(duì)話框，對(duì)話框很容易地將ILA核工作時(shí)鐘、觸發(fā)信號(hào)、數(shù)據(jù)信號(hào)與設(shè)計(jì)中的網(wǎng)線連接起來(lái)，如圖9-35所示。
【Structure/Nets】窗格：列出設(shè)計(jì)的層次結(jié)構(gòu)。
【Net Name】：EDIF網(wǎng)表中的網(wǎng)絡(luò)名，由于重命名或者綜合中的優(yōu)化原因，可能和HDL中的源碼名字不一樣。
【Source Instance】：當(dāng)前綜合結(jié)果中較低層次的元件例化名稱。
【Source Component】：【Source Instance】選項(xiàng)中描述的組件。
【Base Type】：最底層的組件類型，基本類型為原語(yǔ)（primitive）或黑盒子。
【Pattern】編輯框和【Filter】按鈕：通過(guò)這兩個(gè)選項(xiàng)，可以有選擇地顯示設(shè)計(jì)中可用于ChipScope的網(wǎng)線。
【Remove Connections】按鈕：刪除當(dāng)前的連接。
【Move Nets Up】按鈕：向上移動(dòng)連接的位臵。
【Move Nets Down】按鈕：向下移動(dòng)連接的位臵。
【Make Connections】按鈕：連接所選擇的網(wǎng)絡(luò)節(jié)點(diǎn)和ChipScope內(nèi)核。

圖9-35 【Select Net】界面

在【Structure/Nets】中，選擇想要連接到ChipScope核的網(wǎng)絡(luò)節(jié)點(diǎn)（可以配合Shift/Ctrl鍵，選擇多個(gè)網(wǎng)線）。在【Net Selections】中選擇【Clock Signals】、【Trigger Signals】或【Data Signals】選項(xiàng)卡，選擇想用于連接網(wǎng)絡(luò)節(jié)點(diǎn)的通道，例如CH0，單擊【Make Connections】按鈕建立網(wǎng)絡(luò)節(jié)點(diǎn)與ChipScope內(nèi)核的連接，如圖9-36所示。

圖9-36 【Select Net】界面

ChipScope Pro只能分析FPGA內(nèi)部邏輯信號(hào)，不能直接連接到FPGA的輸入，所以輸入信號(hào)全部以灰色顯示，如圖9-35所示的clk、reset信號(hào)。如果要觀察輸入信號(hào)，可連接此輸入信號(hào)的輸入緩沖器的輸出來(lái)實(shí)現(xiàn)，時(shí)鐘信號(hào)選擇相應(yīng)的BUFGP，如圖9-36所示的clk_BUFGP信號(hào)，普通信號(hào)選擇相應(yīng)的IBUF。

連接完成后，單擊“OK”按鈕返回連接顯示界面，發(fā)現(xiàn)所有提示字符“UNIT”、【CLOCK PORT】以及【TRIGGER PORTS】沒(méi)有紅色，則單擊【Return Project Navigator】，退出Chipscope，返回到ISE 中。

(4) 在圖9-30中單擊【New ATC2 Unit】，彈出ATC2的選項(xiàng)和參數(shù)設(shè)置界面，如圖9-37所示。

圖9-37 ATC2【Pin Selection Parameters】參數(shù)設(shè)置界面

Pin Selection Parameters選項(xiàng)卡。

【Capture Mode】下拉選擇框：可以設(shè)臵成STATE模式和Timing模式，STATE模式用于和CLK輸入信號(hào)同步的數(shù)據(jù)捕獲。數(shù)據(jù)信號(hào)經(jīng)ATC核輸出到FPGA引腳上的通道由流水線觸發(fā)器和CLK組成。Timing模式用于異步數(shù)據(jù)捕獲。數(shù)據(jù)信號(hào)經(jīng)ATC核輸出到FPGA引腳上的通道由組合邏輯組成。

【Max Frequency Range】下拉列表框：ATC2核的最大頻率范圍。有效的最大頻率選項(xiàng)為0～100 MHz、101～200 MHz、201～300 MHz和301～500 MHz。當(dāng)【Capture Mode】設(shè)臵成【State】，【Max Frequency Range】的選擇對(duì)ATC2核實(shí)現(xiàn)有效。

【Pin Edit Mode】下拉列表框：引腳編輯模式，用于設(shè)臵引腳是否為一組，如果設(shè)臵成【Same as ATCK】一組，那么所有ATD的IO標(biāo)準(zhǔn)、驅(qū)動(dòng)、Slew斜率都和ATCK相同。設(shè)臵成【Individual】，則要設(shè)臵每個(gè)引腳的屬性。

【ATD Pin Count】下拉列表框：ATD輸出引腳數(shù)，范圍為4～128。

【Endpoint Type】下拉列表框：ATCK和ATD輸出驅(qū)動(dòng)類型為單端或者差分。

【Signal Bank Count】下拉列表框：ATC2核內(nèi)部包含了一個(gè)實(shí)時(shí)可切換的多路數(shù)據(jù)信號(hào)組選通器，【Signal Bank Count】代表了多路信號(hào)選通器的輸入信號(hào)組數(shù)量。有效的信號(hào)組為1、2、4、8、16、32或64。

【TDM Rate】下拉列表框：ATC2核不用片上存儲(chǔ)器資源來(lái)存儲(chǔ)捕獲的數(shù)據(jù)，Agilent邏輯分析儀通過(guò)一個(gè)專用探頭和FPGA引腳連接傳送捕獲的數(shù)據(jù)。ATC2內(nèi)核數(shù)據(jù)傳送到FPGA引腳上的速率可以和ATC2輸入端口DATA的速率相同或者是2倍速率。只有當(dāng)目標(biāo)數(shù)據(jù)捕獲方式設(shè)臵成【State】時(shí)，TDM速率才可以設(shè)臵成2倍。

【Data Width】：ATC2核的每個(gè)輸入信號(hào)組數(shù)據(jù)寬度與捕獲模式及TDM速率相關(guān)。在【State】模式，每個(gè)信號(hào)組數(shù)據(jù)端口的寬度等于【ATD Pin Count】ATD引腳數(shù)和【TDM Rate】TDM速率的乘積。在【Timing】模式下，每個(gè)信號(hào)組數(shù)據(jù)端口的寬度等于（【ATD Pin Count】ATD引腳數(shù)+1）和【TDM Rate】TDM速率的乘積。

【Enable Auto Setup】復(fù)選框：使能Agilent邏輯分析儀自動(dòng)設(shè)臵ATC2核引腳和邏輯分析儀POD的連接。這個(gè)屬性使得Agilent邏輯分析儀能自動(dòng)設(shè)定每個(gè)ATC2引腳的相位和采樣電壓偏移。缺省狀態(tài)為使能。
Individual Pin Settings選項(xiàng)組。

【Pin Name】引腳名。

【Pin Loc】編輯框：設(shè)臵引腳的位臵。

【IO Standard】下拉列表框：設(shè)臵ATCK或每個(gè)ATD引腳的I/O標(biāo)準(zhǔn)，標(biāo)準(zhǔn)根據(jù)器件和驅(qū)動(dòng)器終端類型而定。

【VCCO】：選擇【IO Standard】后，VCCO會(huì)自動(dòng)顯示該標(biāo)準(zhǔn)對(duì)應(yīng)的輸出電壓。

【Drive】下拉列表框： 設(shè)臵引腳輸出驅(qū)動(dòng)器的最大輸出驅(qū)動(dòng)電流，2～24mA。

【SKEW Rate】下拉列表框：設(shè)臵ATCK和ATD引腳的信號(hào)邊沿斜率為FAST或SLOW。
Net connections選項(xiàng)卡：ATC2核網(wǎng)絡(luò)連接，操作和ILA的網(wǎng)絡(luò)連接部分一樣。

Net Connections選項(xiàng)組：用于將ATC2核的輸入信號(hào)與設(shè)計(jì)中的網(wǎng)線連接起來(lái)。

【Modify Connections】按鈕：?jiǎn)螕粼摪粹o彈出【Select Net】對(duì)話框，對(duì)話框很容易地將ILA核工作時(shí)鐘、觸發(fā)信號(hào)、數(shù)據(jù)信號(hào)與設(shè)計(jì)中的網(wǎng)線連接起來(lái)。
4. 單擊【Return Project Navigator】，退出內(nèi)核插入器的配置，返回ISE中。
5. 在ISE的【Process】中雙擊【Implement】和【Generate Programming File】，可以生成比特流，并將剛才插入的各類核包含在比特文件中。如果只對(duì)ChipScope內(nèi)核插入器修改，不需要重新【Sythesize】綜合。
6. 打開(kāi)ChipScope Analyzer，對(duì)采樣數(shù)據(jù)進(jìn)行分析。ChipScope Analyzer在后面小節(jié)中介紹。