嗨，我正在使用ISE 11.1 webpack。我看到在設計屬性中，它提到了大多數Xilinx FPGA的版本，如V2，V2P，V4，V5 ......幾乎所有設備的綜合似乎都要通過，但
2018-10-12 14:31:12
你好我正在使用ISE 12.3，當我啟動SmartXplorer時，ISE沒有顯示SmartXplorer結果，我也無法將最佳策略復制到項目中。 result.html文件沒問題，但ISE報告有錯
2018-10-24 15:27:06
當我在ISE 13.3中進行模擬時，報告顯示以下警告：警告：模擬器：732- 忽略Verilog文件C：/Xilinx/13.3/ISE_DS/ISE//verilog/src/glbl.v認為它對
2019-02-18 10:58:11
我使用ISE13.4 Verilog_test_fixture 仿真。我的源程序是模塊化設計的，幾個子模塊間用wire線把輸入輸出連接，在仿真的時候這些線全為x，這該怎么辦？
2017-04-25 01:00:26
以前用的別的版本的，可以用bench什么的，現在那個verilog text fixture 仿真不出來，還要在add 。。。 那個地方加一些語句，不知道這里語句是怎么寫的？我直接從原來的地方復制
2014-03-30 10:11:37
在使用ISE14.2的過程中，在工程內創建了.xco文件，在Language Templates中只有Tcl，UCF,VHDL,Verilog四項，沒有Coregen，不能查看IP core模板，建立的.xco文件也不能使用起來。請問這是什么原因？
2015-02-09 11:27:29
Modelsim建議步驟：在每次仿真之前先建立一個文件夾，為了避免在仿真過程中出錯，我們建議在每次啟動modelsim之前先修改文件夾的設計路徑問題。如何在modelsim中無法對新建立的.V文件
2015-01-27 10:21:14
）。正確的secureip文件夾路徑在ISE文件夾下的verilog子目錄中，詳細的路徑為：ISE→verilog→questasim→10.1b→nt→secureip，選擇好子目錄后，點擊確定，界面
2020-03-01 23:52:01
單位之前的項目一直用原理圖做開發，現在覺得不宜進行大型開發，想把之前的工程里的文件全部轉化為verilog代碼，即將原有的.sch文件轉化為.v文件，ISE有這種自動轉化的功能嗎？還是有別的方法？
2017-08-10 16:42:49
我正在修改現有的大型設計。一些源代碼位于頂級文件以外的目錄中。ISE如何找到其他文件？保羅
2020-03-11 06:36:11
創建test.vhd 和test_tb.vhd文件并添加到工程中，這里不細說如何創建HDL源代碼。然后配置ISE的仿真器，右鍵選中FPGA芯片，點擊properTIes，然后在Simulator選擇
2019-06-03 09:11:11
成功”的信息，但兩者都顯示在“管理許可證”選項卡下：未列出任何功能。你能解釋一下發生了什么嗎為什么沒有從許可證文件中提取產品？服務器名稱和NIC ID正確并反映文件中的內容。任何想法？問候WOJTEK以上
2018-12-24 13:50:27
Verilog 變量中位的數值類型Verilog變量中每個位（bit）的數值類型有四種，分別為1，0，Z，X。其中1，0比較明確就是高、低電平。而x, z在邏輯設計中也經常用到來建模。X，Z既可以
2021-08-04 09:42:28
ise中tbw是什么文件
2017-03-29 21:44:50
剛開始用modelsim，在ise和modelsim的聯合仿真中，一般都是從ise中啟動modelsim的，但是如果仿真文件有錯，或者要修改仿真文件，難道都要先關掉modelsim，然后再在ise中打開modelsim，不能不關閉modelsim直接進行修改仿真文件，然后直接進行仿真嗎
2015-11-12 10:11:44
; Generate File..."等待創建成功。工程文件夾中就會出現3.2步驟中設置好的.mcs文件--test2.mcs（本例中為test2) 4. 進行燒錄： 4.1 Target
2015-01-24 14:04:55
1.我想使用Verilog寫一個讀文件的模塊，接口規劃如下：module read_file_v #(parameter SIZE= 8)(input clk,input resetn,input
2016-01-14 22:31:19
generate為verilog中的生成語句，當對矢量中的多個位進行重復操作時，或者當進行多個模塊的實例引用的重復操作時，或者根據參數的定義來確定程序中是否應該包含某段Verilog代碼的時候
2020-12-23 16:59:15
大家好使用Verilog語言，可以在PSoC中創建類似CysDelay-（）、CysDelayUs（）的毫秒級或微秒級延遲。……任何人請幫助我如何使用Verilog在PSoC中創建延遲 以上
2018-11-06 14:17:33
NGDBUILD日志文件“test.bld”...NGDBUILD完成了。流程“翻譯”已成功完成開始：“地圖”。運行地圖......命令行：map -intstyle ise -p
2020-03-10 10:11:51
大家好我正在使用xflow在ISE 13.3中實現一個設計。在我的一個參數文件工具中的文件匯編期間，顯示警告“在verilog 95 / 2k中不允許使用Waring Root scope
2020-03-12 11:19:20
如題，修改了示例的sensortag App源代碼，并debug成功，如何生成.hex文件，并通過smartRF flash programmer燒錄到sensortag中我使用的是cc2650stk + devpack debuger
2020-03-13 09:14:55
我已經下載并成功運行.xsetup到Debian lenny但現在我在終端輸入：/opt/Xilinx/12.2/ISE_DS# source settings32.sh/ bin / ls
2018-12-07 11:09:57
我可以在Fedora 19 spin（fedora電子實驗室）中安裝xilinx ise 14.3嗎？
2020-03-11 09:14:08
我們在Ubootv2018.11-stm32mp1-r2中使用stm32mp157a處理器。1個版本。在這個DDR中有512MB的內存。我們想將DDR 大小 512MB 更改為 1GB，我們該怎么做？在 uboot 中更改 ddr 大小需要修改哪些文件？請幫助我們。
2022-12-19 06:39:59
在a.c文件中修改b.c中數組里的數字，但是數組一引用過來值就全為0了這是怎么回事呢？
2013-03-28 21:37:12
.... elf tag microblaze_0 -o b bin / download.bit我在.bit文件中收到ERROR：Data2MEM：4 - 無法識別的設備類型，'7k325tffg900'還有一些INTERNAL_ERRORS。我使用KC705開發板并運行ISE 14.6。有什么建議？這是一個已知的問題？問候，
2020-07-19 13:18:09
合適的核心。3.將新核心導入ISE（通過add-source從XPS添加xmp文件）4.綜合設計5.通過單擊xmp文件導出到SDK，并“將硬件設計導出到沒有比特流的SDK”6.在SDK中創建板項目
2019-07-09 09:14:01
，V20x在操作系統中不支持硬件壓棧，V307可以，所以V20x的中斷聲明只能使用軟件壓棧，如圖：
對啟動文件的修改主要修改的是804寄存器和mstatus寄存器，修改可參考青稞V4內核手冊
2023-08-09 10:41:26
在設計文件中，如何確定信號是reg型還是wire型？當我們使用Verilog時，對于信號定義為reg型還是wire型比較混亂，那么今天我們就來講一講如何快速的進行信號定義。在Verilog中
2019-10-21 10:47:05
請問有沒有對ISE bitgen生成mask文件有所了解的？目前看到MASK文件中是1的表明該位在FPGA工作的過程中可能會發生變化，因此在配置數據比對過程中應該將該位屏蔽掉。那么ISE生成MASK
2017-11-23 09:31:30
標貼打印機打印標貼，有幾個變量，在數據庫中創建變量參數，引用標簽模板，只要修改模板中變量即可打印不同標簽。在LabVIEW中如何如何編程修改.lbl標簽文件模板中指定的幾個變量？用文件I/O里的函數嗎？我怎么沒找到
2013-01-11 15:26:58
有v2_bscan-BSCAN_VIRTEX2（）。文件層次結構顯示在附圖中。我不能做任何進一步的事情。甚至Check Syntax都出錯了。以上來自于谷歌翻譯以下為原文I have a PicoBlaze
2019-07-30 09:15:36
各位老師好，本人最近在自學riscv，在使用蜂鳥e203自定義指令拓展時，遇到了一些問題，我在 Linux中通過修改gnu工具鏈加入了新的dot指令，并成功生成了可執行文件，通過objcopy轉換
2023-08-12 07:43:03
外出使用dgn鎖定夾具。我們只在Unix版本5.21中看到這個問題，B3.80沒有這種問題。它是軟件錯誤嗎？是否有可能解決這類問題？謝謝，感謝您的幫助！問候，大衛 以上來自于谷歌翻譯 以下為原文Hi
2019-03-12 12:04:06
不支持更老的設備（Spartan, Virtex-6 以及之前的 FPGA） 。同樣 ,ISE 也不再支持 7 系列之后的設備ISE 和 Vivado 之間另一個重要的區別就是約束文件的類型。在 ISE
2021-01-08 17:07:20
好的Verilog工程源碼文件。此時，在source_code文件夾下也出現了sp6.v文件。 2 Verilog源碼文件編輯在sp6.v源文件中，輸入一段對時鐘二分頻的代碼，編輯好后的sp6.v源文件代碼
2015-09-21 11:18:07
是UART3，啟動正常；如今自己的板子調試串口修改為UART1在修改根文件系統的串口顯示終端的過程中遇到問題：SD卡中的文件系統沒有/etc/inittab文件，不清楚在哪里進行修改，uart1的打印信息到
2018-06-21 00:52:18
嗨，我使用Vivado for Matrix Multiplication在verilog中編寫了一個代碼，我想在FPGA ARTIX-7板上實現它。在我的代碼中，我有一個“Generate
2018-10-30 11:11:06
放入到了e203_hbirdv2文件夾中，使用make run_test命令可以仿真，但是如何將這個文件下載到單片機呢，參考大佬的分享也沒弄懂怎么修改makefile
2023-08-12 07:39:10
表示使用 ISE 的文本編輯器編輯約束文件。可以通過選擇 ISE 的菜單項 Edit|Preferences，在 Preferences 設置對話框的 Editor 選項卡中設定約束編輯工具，如圖
2018-09-29 09:18:05
always模塊引導的，因此屬于wire類型：案例五：在測試文件中，凡是initial模塊引導的信號都是reg類型，因此下面代碼屬于reg類型：掌握了信號類型的原理，就非常好判斷信號的類型了。大家試著多看一些
2020-03-01 23:58:14
example_design\par文件夾下有名為create_ise.bat的文件，只要運行此文件就會產生一個名字為test.xise工程（仿真測試用的工程）。但無倫是雙擊還在在CMD下運行都未能成功。具體運行
2015-03-31 12:01:28
，則ISE會自動將其加入到仿真的分層結構中，在代碼管理 區會列出剛生成的測試文件test_bench.tbw，如圖4-34所示。 圖4-34 測試文件列表 選中test_bench.tbw文件，然后
2012-12-07 09:53:29
我試圖將兩個Verilog測試平臺放入一個ISE項目文件中，如下所示：當我嘗試使用第二個測試平臺（Encoder_TestFixture.v）運行模擬時，項目經理似乎總是使用第一個測試平臺
2019-03-06 11:35:16
在我安裝了ISE 10.0之后，我發現設備很少.V5系列只是一個設備。注冊ID是可用性和過期永遠不會。我更新XILINX后，ISE中的設備沒有增加。我很困惑。以上來自于谷歌翻譯以下為原文After
2018-11-20 14:09:40
需要放置在特定的相對位置表格中。在RPM網格中需要的相對坐標（可在FPGA編輯器中看到）顯示在組件名稱旁邊的括號中。由于放置限制，不可能將組件放置在所需的形式中。 DCM clk_root
2019-08-05 09:10:28
為什么在verilog中添加與邏輯的其他部分無關的進程（帶有always語句）會影響輸出？我將該過程添加到verilog代碼中，即該過程中的一個寄存器將根據狀態機中的某些信號變高或變低，并且此過程中
2019-03-27 07:37:35
我有一個針對spartan-6（LX45）的項目，該項目在ISE 12.2中沒有出現任何問題。最近升級到ISE 14.7項目不再正確構建。問題是BRAM沒有正確初始化。此項目中BRAM使用的方法
2019-07-12 15:10:57
。它們似乎都以相同的方式失敗。然后我回到MpLabX v2.30，使用v3.30失敗的每個項目在v2.30中編譯得很好。甚至是PIC16F18313的測試項目。當我在v2.30中編譯項目時，我得到
2019-08-15 12:17:46
提示 TEST FAILED。并且，當我把鼠標放在taskFxn()這個函數上時，顯示請問為什么會這樣？
2019-10-25 07:37:28
嗨，我在代碼中需要一些幫助，這樣可以在模擬中給出正確的結果但在fpga中輸出結果不正確我無法附加文件。它給出了以下錯誤更正突出顯示的錯誤，然后重試。附件的testdesign3_100v
2019-04-02 09:32:57
工程才可以。 但如果需要讀取或寫入工程本身的文件夾之外的txt文件中，就涉及到路徑問題，在verilog中使用這個下面的系統任務命令 $readmemb("filename"
2016-06-21 13:52:59
大家好。我使用VIO IP在ISE Design SUite軟件中調試設計。當我運行工具有以下錯誤：檢查擴展設計...錯誤：NgdBuild：604 - 類型為'chipscope_vio'的邏輯塊
2019-08-02 08:10:22
Header.
在config.v中增加宏定義： `define FPGA_SOURCE
將tb_top.v設置為頂層, 并添加如上圖讀入.verilog文件的路徑，保存文件。
請問胡哥，上述步驟有出現錯誤或疏漏嗎
2023-08-16 08:20:13
，這個時候，如果能直接修改fsdb波形文件的層次路徑，將tb_top1.xxx.a，修改為tb_top2.yyy.a，那么就可以直接在仿真環境B中，將模塊D的代碼和波形中模塊D的波形進行對應了。一
2022-04-02 17:30:33
使用SelectMAP接口從Virtex FPGA回讀時，輸入比特流中存在有效和無效數據。由ISE創建的邏輯位置文件（.LL）指定有效數據在回讀比特流中的確切位置。需要通過解析.LL文件來過濾有效
2020-05-29 13:55:56
緩存...錯誤：EDK：440-platgen失敗并出現錯誤！make：*** [implementation / system.bmm]錯誤2Done！---我一直在努力確保外圍設備的.mpd，.v
2019-02-20 08:59:13
邏輯，應在敏感信號表中列出所有的輸入信號；7、所有的內部寄存器都應該可以被復位；8、用戶自定義原件（UDP元件）是不能被綜合的。一：基本Verilog中的變量有線網類型和寄存器類型。線網型變量綜合成wire，而寄存器可能綜合成WIRE，鎖存器和觸發器，還有可能被優化掉。二：veril...
2021-07-29 06:10:04
嗨朋友們，我正在嘗試使用塊內存生成器訪問存儲在ROM中的.coe文件。我想為此編寫一個verilog代碼。如何以verilog代碼訪問存儲在BRAM中的像素值？提前致謝。以上來自于谷歌翻譯以下為原文
2019-02-26 09:48:33
如何在Verilog中讀取語音文件，處理語音然后使用verilog回寫？
2020-04-13 09:35:30
是5位模式。我決定編寫一個代碼來生成值，而不是在LCD上看到它我會創建一個文本文件并將結果寫入該文件。任何人都可以告訴我如何在verilog中編寫代碼，這將允許我給出一個特定的頻率，以便我可以繞過信號發生器的使用并在代碼中輸入各種頻率值并獲得不同的結果？謝謝
2019-10-29 09:40:37
嗨，我剛剛得到了Virtex-5 boardXC5VLX110T-FF1136，它只有一根電源線，沒有編程電纜。我不知道如何編程我已經在xilinx ise 9.2i中創建了位文件，我需要一些緊急
2019-08-15 10:18:59
大家好，我正在做一個項目，要求我在verilog中實現一個相當大的LUT。我想在MATLAB中生成值，然后使用.csv或類似文件將它們導入到verilog中，而不是直接將它們全部輸入。有沒有
2019-04-19 13:54:38
：庫'work'中找不到包'tap'[Synth 8-1031]未聲明tap_state [Common 17-69]命令失敗：合成失敗 - 請查看控制臺或運行日志文件以獲取詳細信息因此，我正在搜索相關
2019-04-15 12:38:48
嗨，我認為這仍然可以作為xilinx問題（而不是synplify pro問題），因為我在xilinx ISE 14.5中使用synplify pro僅用于合成。所以這里......我在verilog
2019-03-12 09:08:41
總是會回到verilog，并且在Generation下將優先語言設置為toverilog。我怎樣才能將此永久物設置為vhdl！謝謝你的幫助！以上來自于谷歌翻譯以下為原文I use ise
2019-01-24 10:28:25
大家好， 當我使用ISE 12.4時，我可以在Map和PAR中選擇“啟用多線程”屬性。但是在ISE13.1中，這個屬性被放棄了。為什么？謝謝。最好的祝福。以上來自于谷歌翻譯以下為原文Hi all
2018-10-12 14:18:48
；//學習Verilog assign的寫法。該代碼實現的是與門邏輯運算。 4）保存。點擊工具欄圖標，或者點擊菜單“File”中的下拉菜單“Saveas”，將模型另存到一個文件夾中。 5）運行。在工具欄
2015-04-03 11:18:25
你好。我不能在SUSE Linux企業版10中運行ISE 10.1安裝，也不能在Red Hat 5 OS中運行。我運行* .exe文件，但沒有任何反應。也許有人不知道問題出在哪里？ （順便說一句，我
2018-11-23 14:16:21
我遇到了我的UCF問題。問題是ISE中的實現工具無法找到我的網絡路徑。我有一個瞬時組件的層次結構（設計是在vhdl中），即頂層模塊的瞬間稱為u_ddr_interface然后 - > inst
2018-10-10 11:47:12
我安裝了xilinx 9.1i。安裝完成后我寫了VERILOG TEST FIXTURE。但是，當我嘗試模擬它時，會出現以下錯誤：“Project Navigator無法找到Model
2018-12-03 15:52:27
在10.1中打開此外，是否可以在11.1中打開11.5 ISE項目？總是感謝幫助。謝謝，祖賓以上來自于谷歌翻譯以下為原文Simple question - Can I have Xilinx ISE
2018-11-21 14:32:33
/ ...不存在”。目錄C：/ blah / blah / ...在另一個人的計算機上，并被硬編碼到項目ISE文件中。我編輯了ISE文件，以便Include目錄對我的計算機是正確的，但不幸的是，當我嘗試
2018-10-12 14:13:51
“unsigned reg ”類型在testbench中，我們為每個變量賦值不同的數字。其中一些賦值中有“x”，以顯示2-state vs. 4-state變量如何處理“x”。我們還為一些變量賦值正負值，看看
2022-10-11 14:15:42
名稱，Location 最好選用和 project 文件所在目錄同一個目錄。將 Add to project 選單選中，該文件將自動被加入當前 project 中。在左邊窗口中選擇建立的文件類型，如圖 8
2012-07-17 21:20:20
請教在ISE自帶的ISIM中怎么讓數據顯示成模擬波形.看的好多都說ISim不可以顯示成模擬波形，只有Modelsim才可以，請教大神啊
2014-09-12 13:58:20
誰能給個verilog中的.vt格式文件的建立路徑，比如要建一個.v文件的路徑是：quartus/new/Verilog hdl file;再比如要建一個時序文件，路徑是：quartus/new
2016-05-17 21:59:24
[size=150%]請問在CMD文件中如何修改head和stack的大小，程序出現意想不到的問題，有的值時變時不變，問了別人，說是要修改stack的大小。
2018-07-25 08:36:16
有一段數據放在FLASH中，正常程序會調用這段數據然后還要修改。但是CCS中比較奇怪。程序做了如下修改f28035.cmd文件中在sections中加入了flashtest:>FLASHB
2018-08-27 10:22:01
ISE時序約束:What effects do timing constraints have on your project?• The implementation tools do
2010-01-11 08:54:06
87 /Target Design:Files: APPSPCIMASTER*.*Top Level Design: TOP.SCHSimulation Test Fixture: TOP.TF (Verilog
2010-07-19 16:41:3849 ) simulatorthat enables you to perform functional and timing simulations for VHDL, Verilog andmixed language designs.This ISE Simul
2010-11-19 16:01:120 Xilinx FPGA工程例子源碼：Verilog實現閏年的判斷(ISE8.21中調試通過)
2016-06-07 14:54:5731 1、代碼輸入(1)、新建一個ISE工程，名字為count4。(2)、新建一個verilog文件
2017-02-10 15:48:09
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