如果想使用Xilinx組件從頭開始創(chuàng)建嵌入式工程，一般是從PlanAhead開始，然后啟動XPS。Digilent已經(jīng)為ZedBoard建立好了一個嵌入式工程，我們可以直接下載后，按照我們的自己的想法作修改。下載鏈接 ?NavPath=2,400,1028&Prod=Z...
下載到的文件名為ZedBoard_Linux_Design.zip, 解壓縮
（命令 unzip ZedBoard_Linux_Design.zip）后有6個文件夾。工程文件位于 /hw/xps_proj/system.xmp ,啟動XPS, 打開system.xmp. 這時看到的系統(tǒng)就是ZedBoard了。首先，把GPIO中的8個禁用，方法是單擊Zynq選項卡上的I/O Peripherals, 在打開的窗口左側(cè)找到GPIO，點一下左邊的 + 號，把EMIO中的60改為52，這樣做是為了把8個LED從GPIO上剝離。

接著創(chuàng)建IP，單擊Hardware->Create and Import Peripherial Wizard->next->next->next, 輸入IP的名稱"myled"，注意此處只能小寫，其他默認(rèn)即可，然后next，總線接口（Bus Interface）默認(rèn)AXI4-Lite-->next, 取消 Include data phase timer選項，-->寄存器默認(rèn)1個32位寄存器。-->next, -->next, -->next, 習(xí)慣Verilog的朋友注意選擇， "......in Verilog instead of VHDL". -->next, 最后Finish。IP創(chuàng)建完成后會在左側(cè)的"IP Catalog-->Project local PCore-->USER" 中看到剛剛創(chuàng)建的IP "MYLED" .

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點右鍵-->Add IP-->yes-->ok,-->ok |把創(chuàng)建好的"MYLED"加入ZedBoard的系統(tǒng)。在Bus Interfaces選項卡中找到myled_0, 點右鍵-->Browse HDL Sources 找到VHDL代碼所在的文件，myled.vhd 和 user_logic.vhd, 改動這2個文件，把我們的IP，一頭和LED 連接，當(dāng)然，它的另一頭是AXI-Lite。打開user_logic.vhd， 添加一個Port (LED : out std_logic_vector(7 downto 0), 然后把寄存器 slv_reg0 接到這個Port上（ LED <= slv_reg0(7 downto 0);）. 接著再打開myled.vhd, 找到USER_LOGIC_I, 和剛才的Port對應(yīng)，添上Port LED，并且對應(yīng)到myled 的LED(LED => LED ), 然后給myled 加上Port LED，保存 。

然后，回到選項卡BUS Interfaces, 找到myled_0, 單擊右鍵-->View MPD, 在myled_v2_1_0.mpd中找到## Ports，回車，輸入 PORT LED = "", DIR = O, VEC = [7 : 0] , 保存。然后-->project-->Rescan User Repositories，在選項卡Ports 中， -->myled_0-->LED, 連接LED到External Ports 中的myled_0_LED_pin, 在 Graphical Design View 中找到myled_0， 看到接口LED 已經(jīng)連接到對外的接口myled_0_LED_pin上了.

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接下來就是要通過改動ucf文件把myled_0_LED_pin鏈接到芯片的針腳上， -->View-->Tabs-->project-->UCF File, 雙擊 UCF File，我們看到 On-board LED's 和 GPIO相連，我們已經(jīng)取消了這個連接，所以在這兒，要把連著 LED's的GPIO換成myled_0_LED_pin<0> ---<7>, 并且把GPIO重新排序，因為GPIO<59>---<52> 是不存在的。修改完成，保存后先點擊一下Run DRCs, 檢查一下有沒有錯誤，確認(rèn)無誤后點Generate BitStream, 創(chuàng)建比特流文件，這一步比較費時間，在我的機(jī)器上大概2.5個小時，需要耐心等待。完成后，點擊Export Design for SDK。進(jìn)入軟件部分。