4 - 數據鏈路層發送與接收的處理過程及涉及到的模塊

對齊標志符的檢測與校準的處理過程如圖25所示，具體的變量信息解釋如表5所示，當數據流中沒有提供足夠的機會產生數據對齊標志符時，數據幀的對齊的校準的功能可以通過控制接口屏蔽。

圖25：Frame alignmentmonitoring and correction

Variable

Meaning

A_received

Asserted when the current symbol, before possible substitution in lane alignment monitoring, corresponds to control character K28.3 Note: detection of K28.3 is not required in NMCDA-SL DACs.

CROSS_COUPLING

Frame misalignment expected because of cross coupling between lane and frame alignment

Number of octets per frame

F_received

Asserted when the current symbol corresponds to control character K28.7

Ocounter

Counter used to mark the position of the current octet in the frame. Octet indexing starts from 0.

previous_AF_position

Variable into which to store the position in the frame of a K28.3 or K28.7 symbol

REPLACE_ALIGNMENT_CHARACTER

Replace the alignment character at the decoder output by:

? The data character decoded or used at the same position in the previous frame when scrambling is disabled

? The data character with the same value when scrambling is enabled

Mark the possition of a K28.3 character if needed in subsequent lane synchronization or lane alignment monitoring.

RESET_OCTET_COUNTER

Reset octet counter to zero at reception of next octet

VALID

Asserted by receiver to indicate that the current symbol is a valid symbol given the current running disparity.

1.4 Initial lane synchronization

在正常數據的發送與接收前，需要對系統進行通道間的同步，以保證不同通道數據在接收輸出是同步的，在一個合適的時間點上，所以的發送器將同時發送字節對齊標志位/A/=/28.3，但是由于不同通道間的延時不同，會導致接收器接收到標志字符的時間是不同的。所以當接收器接收到標志字符/A/時，每一個接收器都將從A以后的序列存儲起來，并通過ready標準位通知其他通道，該通道已經接收到有效的對齊字符，當系統中的所有通道都已經接收到有效的對齊字符時，系統將在一個同一時間點將緩存的數據進行釋放，這樣便保證了系統中所有通道數據的同步輸出。

支持JESD204B的器件是可以讓發送與接收之間保持固定延遲的，對于系統中的某一個接收器件沒有接收到有效的對齊字符而其他器件正常接收時，JESD204B定義了具體的出錯處理機制。

不同通道間的同步是通過通道同步序列(initial lane alignment sequence)來完成的，通道同步的序列將在code group synchronization完成后立即發送，initial lane alignment sequence是不經過加擾的，對于ADC器件來說initiallane alignment sequence的長度固定為4個multiframe，對于DAC器件來說，在Subclass 1和Subclass 2中，initial lane alignment sequence的要求長度也是4個multiframe，所以，對于FPGA來說，initial lane alignment sequence的長度必須可以編程，長度范圍是4-256，其中multiframe的長度是K個frame，K的取值范圍為：1-32,而multiframe中octet的個數范圍為：17-1024。

對于JESD204B的發送器來說，K的值必須是可編程的，而JESD204B的接收器中，K的值是建議可編程，JESD204的接收器必須明確定義對于K值的處理是是要求還是建議，而在本次的建模中，K值都是可編程的。

initial lanealignment sequence的結構如圖26所示，每復幀開始標志位為/R/=/28.0/，結束標準位為/A/=/28.3/，R標志著initial lane alignment sequence的開始，A標志著initiallane alignment sequence每一復幀的結束。標志位A表示每一復幀的結束并不僅僅用于initial lane alignment sequence，在正常的數據發送中也會用到，在initial lane alignment sequence的第二個復幀中，包含了系統配置的參數，從復幀的第三個字節開始，K28.4作為第二個標志字符，標志著配置字節的開始。