2.2 LVPECL窄脈沖硬件電路設計

　　經分析比較，LVPECL窄脈沖硬件電路選擇的器件如下：時鐘分配器起到電平轉換和時鐘分配的作用，采用Maxim公司的MAX9323；可編程延時器件采用ON Semiconductor公司的MC100EP195；高速比較器選擇ADI公司的ADCMP567；與門選擇ON Semiconductor公司的MC100EP05作為亞納秒脈沖產生器。LVPECL窄脈沖硬件電路通過兩路實現：一路采用兩片MC100EP195級聯產生固定延時；另一路采用兩片MC100EP195級聯產生20 ns范圍內的可編程延時，即可產生20 ns內脈寬可調的窄脈沖信號。

　　（1）時鐘分配及電平轉換電路

　　時鐘分配及電平轉換電路如圖4所示。由于CPLD控制電路產生的10 MHz方波時鐘信號是LVCMOS電平，本脈沖電路采用LVPECL電平，因此需先將LVCMOS電平轉換為LVPECL電平，又由于本電路有兩路信號，因此需進行時鐘分配得到兩路時鐘。Maxim公司的MAX9323的主要功能和特性為低偏移、低抖動，2個LVCMOS輸入時鐘信號中的1個被分配到4個差分LVPECL輸出。1個單邏輯控制信號CLK_SEL選擇2個輸入中的1個。器件工作在3.0 V~3.6 V范圍內，如果采用3.3 V供電，則最多僅消耗25 mA的供電電流。此電路中，CLK_SEL被設置為接地，選擇CLK0時鐘信號輸入，CLK_EN被設置高電平使能4路差分LVPECL 輸出，本電路中只用到2路。根據LVPECL電平驅動要求，其輸出端應通過50 Ω上拉電阻拉到VCC-2 V，即拉到1.3 V。此外，為確保電源穩定，采用多個電容旁路對電源去耦。

　?。?）可編程延時電路

　　可編程延時器是窄脈沖產生電路最為關鍵的芯片，ON Semiconductor公司的MC100EP195 10 bit可編程延時線，最小延時步進為10 ps，可產生10 ns范圍內的可編程延時。它采用差分LVPECL輸入輸出，并且LEN具有鎖存D［9：0］10 bit編程數據的功能，同時D［10］、SETMIN、SETMAX、CASCADE、CASCADE可構成級聯系統來擴展延時范圍。本電路中用到兩路信號，第1路兩片級聯，第1片的SETMIN、SETMAX分別與第2片的CASCADE、CASCADE相連，如圖5（a）所示。D［10］是級聯信號CASCADE的控制引腳，當D［10］為低電平時，CASCADE產生低電平，CASCADE產生高電平，使得片1的SETMIN高電平將產生最小延時，片2的延時由D［9：0］確定；當D［10］為高電平時，CASCADE產生高電平，CASCADE產生低電平，使得片1的SETMAX高電平將產生最大延時，片2的延時由D［9：0］確定，這樣可以將可編程延時范圍擴展到20 ns。但由于芯片本身有2.2 ns的固有傳輸時延，兩片級聯即有4.4 ns的固有傳輸時延。本脈沖發生器是將兩路時鐘信號進行比較，為了抵消第一路延時芯片的固有傳輸時延，另一路采用同樣型號的兩片芯片直接相連，并且將兩片延時芯片SETMIN都設置為高電平產生最小延時，如圖5（b）所示，這樣就能夠抵消芯片產生固有傳輸時延，使得兩路時鐘信號的延時差只受延時數據控制，能夠得到極窄脈沖。根據LVPECL電平驅動要求，其輸出端應通過50 ？贅上拉電阻拉到VCC-2V，即拉到1.3V。