高階QAM定時同步算法的MATLAB仿真及FPGA實現 - 全文

　　目前，基于軟件無線電的數字接收機，其定時同步主要采用異步采樣恢復，即采樣時鐘獨立工作，通過估算定時誤差，控制內插濾波器內插出最佳采樣時刻的值。常用的定時誤差估計算法主要有：遲早門算法、米勒-穆雷算法、Gardner算法。其中遲早門算法和米勒-穆雷算法都對載波相位敏感。Gardner算法［1］每個符號需要兩個采樣點，雖然計算量比米勒-穆雷算法稍大，但對載波頻偏和相位不敏感，可提前獨立于載波同步完成，降低了系統復雜度。

　　QAM調制方式特別是高階QAM調制因其較高的頻譜利用率得到了廣泛應用，但是高階QAM數字接收機算法的運算量也相對較大。隨著FPGA 芯片集成度的提高，現在可以在像Altera Cyclone3 這種低成本FPGA上實現較復雜的算法。本文針對128 QAM調制信號，設計了定時同步算法結構，并且用MATLAB做了仿真驗證，最后在FPGA平臺上實現了該算法。

　　1 定時同步結構設計

　　1.1 算法結構

　　定時同步結構如圖1所示。該結構是基于Gardner算法［2］而設計的，包括用來進行符號采樣的內插濾波器、定時誤差檢測器、環路濾波器、插值控制器。其中，內插濾波器從輸入的非同步被測基帶I/Q采樣信號中恢復出發送的符號，而定時恢復環路用來控制內插濾波器的插值相位。定時誤差檢測器提取出當前采樣相位誤差，將其送入環路濾波器濾波后控制NCO的振蕩頻率。當被測信號等效采樣無相偏時，環路進入穩定狀態，此時NCO的振蕩頻率就等于實際被測信號的碼率或碼率的整數倍［3］。下面只對定時同步的關鍵結構進行闡述。

　　1.2 插值濾波器

　　插值濾波器是符號定時同步的核心部分。高階QAM對插值精度的要求非常高，傳統的內插濾波器如線性內插、3次立方內插、帶參數的4點分段擬合內插等已不能滿足要求。插值濾波器的設計關鍵是插值函數的設計，由于多項式內插函數能夠用Farrow結構實現，運算量較低，所以插值函數最好能夠用多項式擬合實現。參考文獻［4］給出了一種基于多項式插值濾波器的設計方法。這種多項式內插濾波器通過在通帶和阻帶上設置需要的幅度和加權系數，結合最優化算法和具體要求的頻帶特性，可以實現頻域上的任意頻響。

　　1.3 定時誤差提取

　　傳統Gardner算法是針對BPSK/QPSK調制信號提出的，不適用于高階QAM這種多電平信號，必須對傳統Gardner算法進行改進。改進Gardner算法的思路是改變其只對零點檢測有效性的缺點，將中間值y（（n-1/2）T+t）歸零化即可［5］。改進的定時誤差提取公式為：

　　2 MATLAB仿真分析

　　仿真參數設置：128 QAM調制、升余弦滾降系數0.1、信噪比23 dB、定時延遲0.6個碼元時間、載頻124 MHz、采樣率102.4 MHz，匹配濾波器為100階。

　　從圖2中可以看出，分數延遲收斂于0.6處，波動小于0.01，表明定時同步環路完全收斂。圖3是定時同步收斂后的輸出信號星座圖，可以看出星座點非常集中，星座間隔清晰，信噪比由于匹配濾波器作用有了大幅度提高，能夠很好地實現符號判決。

　　3 定點仿真到FPGA設計實現

　　定點仿真是在浮點仿真的基礎上，通過限定各個變量的精度，分析有限字長對系統性能的影響，權衡資源消耗和系統性能，從而得出各個信號合適的位寬，為FPGA實現做好準備。

　　圖4是定時同步硬件實現的系統框圖。clk是I、Q兩路輸入信號的同步時鐘，也是主系統時鐘，此處為102.4 MHz（系統采樣率）。reset是全局同步復位信號，當其為有效電平時，步長w初始化為Ts/Ti，這里為0.5;分數間隔u可以初始化為任何值，這里取0;其余寄存器都初始化為0.I_in和Q_in是定時同步的兩路輸入信號，從整個接收機的角度來看是DDC模塊的輸出。I_out和Q_out是定時同步的輸出數據，送給接收機的均衡模塊。clkout是輸出數據的同步時鐘。control模塊就是1.4節中的插值控制器，當數控振蕩器溢出，插值控制信號nco為1，同時按式（3）更新分數間隔u;當數控振蕩器不溢出，則信號nco為0，分數間隔u保持原值。這兩個信號（nco和u）與I、Q兩路輸入信號一起送給interpolator模塊（插值濾波器），需要強調的是，nco信號也作為后面兩個模塊的控制信號，用以控制數據流動的節拍。兩路數據經過match_filter模塊（匹配濾波器）后進入err_step模塊，該模塊包括定時誤差提取和環路濾波器兩個部分，用以得到步長w的更新值然后反饋給control模塊進行下一輪的計算，并且對其輸入數據進行兩倍抽取得到定時同步的輸出信號。