軟件功率優化

　　通過最小化同時有效的block RAM端口的數量，你可以利用block RAMs來對功率進行優化設計。這次優化，使-power選擇在 XST 狀態，修改跨越多樣block RAM的RAM和ROM描述。這個優化調整位置線、端口和寫控制信號，這樣就可以最小化在每個時鐘周期里面的有效的block RAM的數量，同時保證你的設計滿足時間限制。

　　之后，促進效率的最優化而忽略對性能的沖擊。當你了解時序路徑與內存的關系并不重要的時候，將block_power2選項調為ram_style限制。這樣可以節約15%到75%。

　　同樣，用XST的Area Optimization 模式，這個選擇會使你設計用到的資源數量最小化。應注意的是當區域最優化以后，性能會受到限制。

　　一個額外的策略是activity-aware最優化，這是intelligent gating的另一種說法。這些算法分析邏輯方程式去檢測每個對結果沒任何影響的時鐘周期源寄存器。軟件利用FPGA邏輯中充足的時鐘啟動（CE）可利用的資源去產生細粒度門信號。在很多方案里，的核心動態功率總體減少超過15%，額外插入的門邏輯并不影響性能。

　　功率設置的另一種方法是利用capacitance-aware最優化，有兩個關鍵技術：

　　Group clock loads：這個過程整理同步元素（例如觸發器或者DSP blocks）去最小化每一個時鐘網的范圍，當你把clock loads沿著小部分的水平或者垂直的clock spines放置，軟件會禁止時鐘區域的未使用的分支。這回減少時鐘資源和緩沖要求，這樣就會節省核心動態功率，這個是同過map-power選項控制的。

　　Group data loads：這個算法最小化你設計中的用線長度，同時還確保你滿足性能需求。因為動態功率隨著你能看到的路線架構的類型，Grouping data loads能夠節省功耗。這個grouping算法，同樣的使在 map – power選項，通過將相同的邏輯擺在一起降低功耗。

　　ISE 設計組合突出其預期目標和策略，使功率在綜合、map的情況下最優化。這種方法或許是利用所有綜合限制的不默認限制設置的最好替代。然而，在這個情況下，會引起延時。

　　最好，Xilinx執行工具自動化關掉不需要用到的收發器、鎖相回路、數字時鐘管理模塊和I/O。在7系列，Xilinx也添加不需要用到block RAM的電源門。Block RAM的泄漏只有在你使用特殊設計的block中發生，而不是發生在設備上所有的block RAM。

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