2 其他信號部分原程序

　　其他各信號發(fā)生器可參照正弦信號發(fā)生器的設(shè)計方法設(shè)計或直接采用VHDL 硬件描述語言進(jìn)行設(shè)計。

　　LIBRARY IEEE；--遞增鋸齒波的設(shè)計

　　USE IEEE.STD LOGIC 1164.ALL；

　　USE IEEE.STD LOGIC UNSIGNED.ALL；

　　ENTITY signal2 IS --遞增鋸齒波signal1

　　PORT（clk，reset：IN std_logic；--復(fù)位信號reset， 時鐘信號clk

　　q：OUT std_logic_vector （7 DOWNTO 0））；--輸出信號q

　　END signal2；

　　ARCHITECTURE b OF signal2 IS

　　BEGIN

　　PROCESS（clk，reset）

　　VARIABLE tmp：std_logic_vector（7 DOWNTO 0）；

　　BEGIN

　　IF reset='0' THEN

　　tmp：="00000000"；

　　ELSIT rising_ege（clk）THEN

　　IF tmp="11111111"THEN

　　tmp：="00000000"；

　　ELSE

　　tmp：=tmp+1； --遞增信號的變化

　　END IF；

　　END IF；

　　q<=tmp：

　　END PROCESS；

　　END b；

LIBRARY IEEE；--方波的設(shè)計

　　USE IEEE.STD_LOGIC_1164.ALL；

　　USE IEEE.STD_LOGIC_UNSIGNED.ALL；

　　entity signal5 is --方波signal5

　　PORT（clk，reset：in std_logic； --復(fù)位信號reset，時鐘信號clk

　　q：out std_logic_vector （7 DOWNTO 0））； --輸出信號q，8 位數(shù)字信號

　　END signal5；

　　ARCHITEECTURE a OF signal5 IS

　　SIGNAL； a：std_logic；

　　BEGIN

　　PROCESS（clk，reset）

　　YARIABLE tmp：std_logic_vector（7 downto 0）；

　　BEQIN

　　IF reset='0' then

　　a<='0'；

　　elsif rising_edge（clk）THEN

　　IF tmp="11111111" THEN

　　tmp：="00000000"；

　　ELSE

　　tmp：=tmp+1；

　　END IF；

　　if tmp<="10000000" then

　　a<='1'；

　　else

　　a<='0'；

　　END IF；

　　END IF；

　　END PROCESS；

　　PROCESS（clk，a）

　　BEGIN

　　IF rising_edge（clk）THEN

　　IF a='1' THEN

　　q<="11111111"；

　　ELSE

　　q<="00000000"；

　　END IF；

　　END IF；

　　END PROCESS；

　　END a；

　　3 頂層電路的設(shè)計

　　將上述6 個模塊生成符號，供頂層電路調(diào)用。這些模塊分別是：遞減鋸齒波信號產(chǎn)生模塊signall、遞增鋸齒波信號產(chǎn)生模塊signal2、三角波信號產(chǎn)生模塊signal3、階梯波信號產(chǎn)生模塊signal4、方波信號產(chǎn)生模塊signal5 和數(shù)據(jù)選擇器mux51。頂層電路的連接如圖5 所示。

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圖5 信號發(fā)生器頂層電路

4 D/A 轉(zhuǎn)換器的連接

　　選擇一個D/A 轉(zhuǎn)換器，將數(shù)據(jù)選擇器的輸出與D/A 轉(zhuǎn)換器的輸入端連接。D/A 轉(zhuǎn)換器的可選范圍很寬，這里以常用的DAC0832 為例。DAC0832 的連接電路如圖6 所示。

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圖6 DAC0832 的連接電路

　　5 實現(xiàn)與測試

　　信號發(fā)生器頂層電路的仿真波形如圖7 所示，這里只就輸入選擇信號等于5 時的情況進(jìn)行仿真，此時輸出波形是方波，輸出的數(shù)字信號為周期性的全0 或全1。

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圖7 信號發(fā)生器頂層電路的仿真波形

　　信號發(fā)生器的底層電路模塊也可以分別進(jìn)行仿真，例如對階梯波信號產(chǎn)生模塊signal4 進(jìn)行仿真，仿真波形如圖8 所示，輸出的數(shù)字信號為階梯狀變化。

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圖8 階梯波信號產(chǎn)生模塊signal4 的仿真波形

　　6 結(jié)束語

　　硬件電路設(shè)計主要是設(shè)計相關(guān)模塊的設(shè)計思想的可視化，是相關(guān)模塊的電路圖的匯總和其相關(guān)仿真波形的集錦，該部分條理清晰，思路明確，從中我們可以清晰地看到該設(shè)計方案的具體模塊和整個設(shè)計的原理結(jié)構(gòu)實圖；程序設(shè)計這一部分主要闡述該設(shè)計的設(shè)計方法與設(shè)計思想，進(jìn)一步從軟件設(shè)計上揭示設(shè)計構(gòu)思，主要包含了整個設(shè)計所用到的模塊的硬件描述語言的設(shè)計， 本文設(shè)計思路清晰，通過QuartusII 軟件進(jìn)行波形仿真成功，特別是正弦信號發(fā)生器的LPM 定制對于編程不是特別強(qiáng)的人員提供另一種途徑來實現(xiàn)，加深理解EDA 的層次設(shè)計思想，很好的把握住了教學(xué)的改革方向，更好的鍛煉了學(xué)生理論聯(lián)系實踐的能力。